Verilog nebo VHDL ?

[Milan Malich]

Dobry den
Chtel bych se zeptat jestli je mezi Verilog nebo VHDL nejaky
podstatny rozdil. Jde mi o to, ze jsem odkojeny C a VHDL mi
pripada dost ukecane. Proto uvazuju o prechodu na Verilog a proto
mne zajimalo jestli je nejaky velky rozdil napr. ve VHDL urcitou
vec udelate snadno a s Verilogem se natrapite a naopak. Nebo jde
proste jenom o jinou syntaxi. Staci odkaz kde se jsou rozebrane
rozdily. Milan Malich