Nejakych 15ns by bodlo :).

[Wek]

> Ale nemuze jit o to, ze jste kouknul na prubeh CLKOUT pri deleni frekvence
> 4mi ?
Nachytali ste ma na hruskach :-)
Ak som spravne pochopil, tyka sa to pripadu, ked je zapojene PLL (a za nim aj
to delenie 4x)...
Hej, ale tam ina specifikacia ani nie je! (alebo som ju nenasiel).
Navyse ten invertor z CLK1 na CLK2 nie je obycajny invertor, musi vediet
rozhybat ten Xtal...

Proste, ja som nazoru: co nie je v datasheete, to moze a nemusi byt pravda.
Ono niekedy nie je pravda ani to, co tam je :-(
V tomto pripade ten CLKOUT pouzitelny teda asi bude rovnako ako vystup z toho
oscilatora (a v dalsom nazveme CLK).
Nechytal by som priamo na jeho prvu nabeznu hranu CLK po WRx, ta moze byt este
pocas neplatnych dat. Druha zasa moze byt pri nespravnej konstelacii hviez uz
za koncom WR aj dat. WRx ma trvat o nieco menej ako 2 periody CLK, pricom vsak
data nastupia az o 5 ns neskor ako WRx... Takze uplne najlepsie by bolo
odratat 2 lubovolne hrany po zaciatku WRx, t.j. oneskorenie 1/2 az 1 periody
podla konkretneho posunu medzi WR a CLK. Takto to znie dost komplikovane...
Tak skusme to inak, naozaj pekne synchronne. Zacneme nie 16MHz oscilatorom ale
32MHZ (=CLK2) a procesor nakrmime z delicky /2, potom po zaktivneni WRx
spustime citac od 0 a ked napocita do 2 tak ovzorkujeme data....

Ale este stale nechapem, preco nemozete pouzit
- rychly OR a 574; alebo
- HC573 a za neho HC574?


> To PDF je relativne dost stare a nic se s nim nedeje,
Podla nejakej tabulky datasheetov co som na microchipe videl, bol revidovany
1.4.2003, zeby to mysleli ako aprilovy vtip?
:-)))

wek