Xilinx, verilog - problem

[ladmanj@volny.cz]

> Zkuste tu podminku prohodit, tj.:
> 
> always@(posedge clk or negedge reset)
> if (~reset)
> begin
> register = 0;
> end
> else
> begin
> register = register << 1;
> register[0] = 1;
> end
> 
> asynch. set/reset by mel byt uvedeny jako prvni.
> 
Ted si nejsem jistej, ale myslim, ze jsem to tak uz zkousel. No
protoze si to nepamatuju, jdu to zkusit znovu. jeste taky zkusim
nahradit to if (reset==1) a pod.
 

-- 
Spamy a viry v soukromé poště otravují snad každého. VOLNÝ mail -
antivirová a antispamová ochrana. http://mail.volny.cz