<html>
  <head>
    <meta content="text/html; charset=iso-8859-2"
      http-equiv="Content-Type">
  </head>
  <body bgcolor="#FFFFFF" text="#000000">
    --Poprosil bych o nasmerovani - dejme tomu, ze mam 8 vstupnich pinu
    a zalezi mi na tom, aby na registry prisel signal co nejvic soucasne
    - --nevic je kazdy pin pripojen na 4 registry, celkove by to melo
    byt co nejmin rozhozene.
    <br>
    <br>
    Neviem ci to pomoze, ale napada ma casovy limit pre oneskorenie
    skupiny vstupnych signalov. Pozrel som do nejakeho src pre Xilinx
    (Webpack) a v subore pre def. pinov *.ucf mam napr. riadky:<br>
    TIMEGRP "TMG_Pads_PCI"  = PADS ( "IO_IDSEL" "IO_FRAME" "IO_IRDY"
    "IO_CBE*" <br>
    TIMEGRP "TMG_FFS_PCI"   = FFS  ( "U/PCI/*" "TMG_FFS_REGS" "U/IRQ/*"
    "TMG_FFS_PCI_F"); <br>
    TIMESPEC "TS_P_i02_pci" = FROM "TMG_Pads_PCI"     TO "TMG_FFS_PCI"  
    11 ns;<br>
    t.j. TS_P_i02_pci obecne obmedzenie skupiny vstupnych signalov na
    register 11ns.<br>
    <br>
    Milan<br>
    <br>
    <b>
    </b>
    <div class="moz-cite-prefix">On 3/6/2015 1:57 PM, Jaroslav Buchta
      wrote:<br>
    </div>
    <blockquote cite="mid:54F9A447.4030706@hascomp.cz" type="cite">Poprosil
      bych o nasmerovani - dejme tomu, ze mam 8 vstupnich pinu a zalezi
      mi na tom, aby na registry prisel signal co nejvic soucasne -
      nevic je kazdy pin pripojen na 4 registry, celkove by to melo byt
      co nejmin rozhozene.
      <br>
      Jde/jakym zpusobem toto nastavit jako omezeni pro syntezu?
      <br>
      Nasel jsem spoustu tutorialu ale samy hodinovy signal a je to
      hrozne slozite... Jaka klicova slova hledat?
      <br>
      Idea je takova, ze to bude logicky analyzator a vzorkovat se bude
      hodinami posunutymi o 90st zatim 100MHz, coz by melo ve vysledku
      fungovat jako vzorkovani 400MHz (asi by to slo jeste i cca 2x
      zrychlit)
      <br>
      <br>
      Jeste druha otazka - mam 4x hodinovy signal 100MHz rozfazovany po
      90st (c0,1,2,3) a signal 60MHz (c4) z tehoz PLL.
      <br>
      Signal reset je synchronizovan nejdrive c4 pro zakladni logiku a
      pak c3 pro vzorkovani. Pocitam s tim, ze se to bud stihne nebo
      nestihne a signal tedy pro to vzorkovani beru jako asynchronni.
      <br>
      Je ovsem hlasen warning: Critical Warning (332148): Timing
      requirements not met
      <br>
      <br>
      V simulaci to funguje dle ocekavani, nenapada me jina moznost jak
      synchronizovat signaly mezi obvody s ruznymi hodinami, vzdycky se
      tam muze takova situace vyskytnout a ty warningy se ignoruji nebo
      nejak osetruji?
      <br>
      Kdyz nastavim 100 a 50 MHz tak je vse OK, hodiny maji stale stejny
      vyhovujici odstup.
      <br>
      <br>
      <br>
      ---
      <br>
      This email has been checked for viruses by Avast antivirus
      software.
      <br>
      <a class="moz-txt-link-freetext" href="http://www.avast.com">http://www.avast.com</a>
      <br>
      <br>
      _______________________________________________
      <br>
      HW-list mailing list  -  sponsored by <a class="moz-txt-link-abbreviated" href="http://www.HW.cz">www.HW.cz</a>
      <br>
      <a class="moz-txt-link-abbreviated" href="mailto:Hw-list@list.hw.cz">Hw-list@list.hw.cz</a>
      <br>
      <a class="moz-txt-link-freetext" href="http://list.hw.cz/mailman/listinfo/hw-list">http://list.hw.cz/mailman/listinfo/hw-list</a>
      <br>
    </blockquote>
    <br>
  </body>
</html>