<div dir="ltr"><div>Nevím jak na Alteře, ale na Xilinx je to tak, že pokud chcete připojovat DDR paměti, tak neimplementujete řadič pamětí pomocí logiky (nebo alespoň ne celý), ale máte k tomu připravený kus ASICu. No a ten je připojený ke konkrétním pinům, takže když chcete použít DDR řadič od Xilinx, tak prostě musíte tu paměť připojit na určené piny. Pokud o DDR nestojíte, tak tyto piny můžete použít na co chcete jako standartní IO.  Nejedná se ale o nijak "lepší" piny. <br><br></div>Honza<br></div><div class="gmail_extra"><br><div class="gmail_quote">Dne 3. března 2015 16:50 Jaroslav Buchta <span dir="ltr"><<a href="mailto:jaroslav.buchta@hascomp.cz" target="_blank">jaroslav.buchta@hascomp.cz</a>></span> napsal(a):<br><blockquote class="gmail_quote" style="margin:0 0 0 .8ex;border-left:1px #ccc solid;padding-left:1ex">Jak si hraju s FPGA tak je mi zahadna jedna vec - pochopim, ze nektere piny jsou hodinove vstupy, nektere vystupy PLL, to je asi dano vnitrni strukturou kam a jak se pripoji, nektere diferencialni, to je dano take zapojenim...<br>
Ale jaky vyznam maji piny s funkci DQ a DQS? Je to podle dokumentace pro pripojeni DDR pameti, megafunkcni blackbox PHY to ma data  a strobe napevno na tyto piny ale jak se lisi od beznych pinu?<br>
Ten DQS se navic pouziva jen pri vystupu, pri vstupu se jede na interni hodiny - kalibrovane DLL<br>
Jsou ty I/O obecne nejak rychlejsi, kvalitnejsi, nebo pro obecne DDR aplikace lze pouzit libovolne piny?<br>
<br>
<br>
---<br>
This email has been checked for viruses by Avast antivirus software.<br>
<a href="http://www.avast.com" target="_blank">http://www.avast.com</a><br>
<br>
______________________________<u></u>_________________<br>
HW-list mailing list  -  sponsored by <a href="http://www.HW.cz" target="_blank">www.HW.cz</a><br>
<a href="mailto:Hw-list@list.hw.cz" target="_blank">Hw-list@list.hw.cz</a><br>
<a href="http://list.hw.cz/mailman/listinfo/hw-list" target="_blank">http://list.hw.cz/mailman/<u></u>listinfo/hw-list</a><br>
</blockquote></div><br></div>