<html><head>
<meta http-equiv="Content-Type" content="text/html; charset=utf-8">
</head>
<body text="#000000" bgcolor="#ffffff"><div><div style="font-family: Calibri,sans-serif; font-size: 11pt;">Jasne. Jenže ten nejde syntetizovat. Nemůžu přijít na to, jak pro counter.vho pouzi ten soubor counter-tb.v... Když ho dam do projektu a nastavim jako top level counter.v tak to krasne simuluje ale zpoždění tam nemůžu dostat...</div></div><div dir="ltr"><hr><span style="font-family: Calibri,sans-serif; font-size: 11pt; font-weight: bold;">Od:</span><span style="font-family: Calibri,sans-serif; font-size: 11pt;"><a href="mailto:jan.smrz@email.cz">Jan Smrz</a></span><br><span style="font-family: Calibri,sans-serif; font-size: 11pt; font-weight: bold;">Odesláno:</span><span style="font-family: Calibri,sans-serif; font-size: 11pt;">11. 2. 2015 10:31</span><br><span style="font-family: Calibri,sans-serif; font-size: 11pt; font-weight: bold;">Komu:</span><span style="font-family: Calibri,sans-serif; font-size: 11pt;"><a href="mailto:hw-list@list.hw.cz">HW-news</a></span><br><span style="font-family: Calibri,sans-serif; font-size: 11pt; font-weight: bold;">Předmět:</span><span style="font-family: Calibri,sans-serif; font-size: 11pt;">Re: Verilog a FPGA (bylo FPGA Altera a NIOS)</span><br><br></div>
<div class="moz-cite-prefix">On 02/11/2015 09:57 AM, jaroslav buchta
wrote:<br>
</div>
<blockquote cite="mid:20150211085739.3850A2253F8@alik.hw.cz" type="cite">
<div>
<div style="font-family: Calibri,sans-serif; font-size: 11pt;">Pro
tu gate-level simulaci se tedy musí vytvořit nějaký soubor,
který se použije jen pro simulaci a bude definovat vstupní
prubehy a jejich casovani ? Nemá někdo příklad?</div>
</div>
<div dir="ltr">
<hr><span style="font-family: Calibri,sans-serif; font-size: 11pt; font-weight: bold;"></span><br>
</div>
</blockquote>
Ten priklad zde uz mate. Pro gate level se pouzije uplne stejny,
jako jste pouzil pro RTL.. <br>
<br>
J.S.<br>
<br>
</body></html>