<div dir="ltr">1u/1u bylo jen jako priklad.  Samozrejme to muze byt jinak. Ono akorat kdyz to moc zmensujes, tak jde do kopru matching. Pokud ches nejak rozumne udrzet 1:1, tak to nepotahnes na minimalnim rozmeru. Jinak v 90nm techno je minimalni sirka poly prekvapive 90nm :)<div>
<br></div><div>Co se tyce napetove zavislosti, nemas pravdu. Protoze ta se projevuje hlavne u tech difuznich (ne poly) odporu a vstupuje do hry napeti na terminalu versus bulk/substrat. Takze tam to mit vliv muze. Kdyz budes moc hodny a pripomenes se pristi tyden, tak tvou domnenku muzu pristi tyden (ted mam dovcu) potvrdit/vyvratit jednoduchou simulaci. Shodou okolnosti v dane technologii srovna neco delame :)</div>
<div><br></div><div>Jo a pochybuju, ze delic bude trimovany, takze bych se nebal toho, ze bude 50k +/- cca 15-20% </div><div><br></div><div>No a na zaver, ani ja s delicem na F4 nemam problem, jsem si rikal, ze by moje plky nekoho treba zajimalya povesil jsem se na tebe :)</div>
<div><br></div><div>PK</div></div><div class="gmail_extra"><br><br><div class="gmail_quote">Dne 7. března 2014 10:07 Jan Waclawek <span dir="ltr"><<a href="mailto:konfera@efton.sk" target="_blank">konfera@efton.sk</a>></span> napsal(a):<br>
<blockquote class="gmail_quote" style="margin:0 0 0 .8ex;border-left:1px #ccc solid;padding-left:1ex"><div class="">>Vyrobit velkoohmove odpory v CMOS zas takovy problem neni. Jen to stoji 1-2<br>
>masky navic,<br>
<br>
</div>Aha. 1-2 masky (a prislusny pocet technologickych krokov) to je spusta<br>
penazi - tak to tipujem ze to za tu nie prilis podstatnu funkcionalitu<br>
nestalo...<br>
<div class=""><br>
>Roli muze hrat ruzna napetova a teplotni zavislost. U<br>
>delice se teplotni vyrusi, napetova zustava.<br>
<br>
</div>Ak je delic 1:1, tak snad aj napatova zavislost sa vyrusi, nie?<br>
<div class=""><br>
>Ja bych spis sazel na to, ze se usteril buffer a tak delic<br>
>musel byt jakz takz tvrdy aby rozumne nabil ADC.<br>
<br>
</div>ADC ma vstupnu kapacitu (t.j. kapacitu S/H kondenzatora) podla datasheetu<br>
4pF, dalej je tam seriovy odpor multiplexera 6kOhm, ale to je snad<br>
zanedbatelne. Podla vzorca napr. v datasheete k STM32F40x (co nie je<br>
ziadny zazrak, je to len nabijanie kondika), na nabitie za datasheetom<br>
predpisanych 5us na 12-bitovu presnost treba vstupny odpor asi 120kOhm,<br>
takze tych 50kOhm je s ohladom na predpokladam brutalny rozptyl toho<br>
merneho odporu asi kompromis prave tymto smerom (aj ked delic 25+25kOhm<br>
nabije kondik rychlejsie ako 50kOhm odpor, ale nad tym uz mavnime rukou<br>
:-) ).<br>
<div class=""><br>
>pokud merny odpor bude ~ 200Ohm/sq. a DRC 1u/1u (sirka mezera). tak 1M<br>
>vychazi na cca 5.000 ctvercu, tedy 5mm x 1um. Coz se da naskladat napriklad<br>
>do 100u x100u (snad se nepletu :D)<br>
<br>
</div>Znova, za taku nepodstatnu featuru sa mi 100um x 100um zda dost vela - no,<br>
ak sa tie STM32F4xx robia na 90nm technologii, tak sa snad aj tie odpory<br>
daju robit trocha hustejsie, nie? 0.3/0.3um by mohlo ist, nie? Plus ten<br>
odpor nie je 1MOhm ako si pocital ale 50kOhm, takze to mame dva rady dole<br>
a 100x mensiu plochu. To znie rozumne.<br>
<br>
<br>
Opakujem, ze ja s tymi 50kOhm problem nemam, to je uplne v poriadku, len<br>
som si to neuvedomoval a bol som zaskoceny tym vyslednym efektom.<br>
<br>
<br>
wek<br>
<div class="HOEnZb"><div class="h5"><br>
<br>
_______________________________________________<br>
HW-list mailing list  -  sponsored by <a href="http://www.HW.cz" target="_blank">www.HW.cz</a><br>
<a href="mailto:Hw-list@list.hw.cz">Hw-list@list.hw.cz</a><br>
<a href="http://list.hw.cz/mailman/listinfo/hw-list" target="_blank">http://list.hw.cz/mailman/listinfo/hw-list</a><br>
</div></div></blockquote></div><br></div>