<div dir="ltr">No mate design kit fabu, kde se pak integrac upece? Co jsem koukal, tak MOSIS je v podstate dealer pro ostatni. 0.3um proces jsem nevidel, jen 0.35u. Mozna, ze nektery z fabu nabizi "shrink" verzi, tolik jsem to nezkoumal. Chce to PDK (process design kit) a DRM (design rule manual) ciloveho fabu. Tam by (teoreticky) mohlo byt i na jakem max kmitoctu to umi jet. 500MHz na 0.35um se mi zda uz dost rychle. Dale je pak potreba presimulovat pres PVT (process variation, voltage, temperature). Kdyz to zacne chodit, tak je potreba extrahovat parazity z konkretniho layoutu a preliznout simulace znova. Nevim jaky konkretni sum je potreba simulovat, ale na sumove simulace se v simulatoru eldo pouziva .noisetran. Je potreba zadat sirku pasma sumu a jeste par dalsich parametru.<div>
<br></div><div>PK</div></div><div class="gmail_extra"><br><br><div class="gmail_quote">Dne 17. ledna 2014 23:17 Marek Peca <span dir="ltr"><<a href="mailto:marek@duch.cz" target="_blank">marek@duch.cz</a>></span> napsal(a):<br>
<blockquote class="gmail_quote" style="margin:0 0 0 .8ex;border-left:1px #ccc solid;padding-left:1ex">Zdravim vas,<br>
<br>
prace v FPGA me uz nekolikrat tlacila poohlednout se po moznostech plne zakaznickych VLSI obvodu. V spolupraci s kolegou se zrodil napad prozkoumat uzitecnost a mezni parametry toho citace, jehoz (znovu)objev jsem hlasil zde cca pred rokem a taktez v comp.arch.fpga. (Krome toho mame v zaloze dalsi 3 veci, ktere jsme uskutecnili v FPGA a mozna by melo smysl je vyhnat k lepsim parametrum ASICem.)<br>

<br>
Nakreslil jsem v MOSIS CMOSu a v SPICE odsimuloval zaklad toho citace:<br>
<a href="http://rtime.felk.cvut.cz/~pecam1/robotron/pcounter4b_vlsi_pokus250MHz.png" target="_blank">http://rtime.felk.cvut.cz/~<u></u>pecam1/robotron/pcounter4b_<u></u>vlsi_pokus250MHz.png</a><br>
<br>
"Nejak" to chodi, cimz jsem se dostal do bodu, kdy bych uz uvital poradu s odbornikem, ktery CMOS integracum rozumi. Ted to jede, se zapoctenim RC parazitu, na 250MHz, na 500MHz uz to zlobilo, ale mel jsem pocit, ze by to rozfazovanim 4 hodinovych dratu snad mohlo jit vyhnat i vys. Priznam se, ze ani nevim, zda je na 300nm proces 250MHz uchazejici vysledek, spis mam pocit, ze je to dost slabota...<br>

<br>
Pak mam jeste v zasobe dalsich par dotazu, napr., o kolik moc jsou ruzne knihovny std. bunek lepsi, ci zda je to pri danych velikostech N/P jedno, jak na simulaci sumu v .tran SPICE a tak.<br>
<br>
Vite o nekom, kdo umi soudobe CMOS VLSI a bylo by jeste fer ho s takovymi zacatecnickymi dotazy otravovat?<br>
<br>
<br>
Mockrat diky,<br>
zdraviM.P.<br>
______________________________<u></u>_________________<br>
HW-list mailing list  -  sponsored by <a href="http://www.HW.cz" target="_blank">www.HW.cz</a><br>
<a href="mailto:Hw-list@list.hw.cz" target="_blank">Hw-list@list.hw.cz</a><br>
<a href="http://list.hw.cz/mailman/listinfo/hw-list" target="_blank">http://list.hw.cz/mailman/<u></u>listinfo/hw-list</a><br>
</blockquote></div><br></div>