<html>
<head>
<meta content="text/html; charset=ISO-8859-2"
http-equiv="Content-Type">
</head>
<body bgcolor="#FFFFFF" text="#000000">
<div class="moz-cite-prefix">Zdravím,<br>
ve většině případech je nutné uvádět v citlivostním seznamu
všechny signály, které se přiřazují v daném procesu. Pokud je
třeba realizovat i paměťový subsystém - tedy nějaké registry,
stavy apod. tak se použivájí globální hodiny pro jejich
synchronizaci. Tento synchorinzační proces/y má pouze v
citlivostním seznamu hodiny a případně reset (ten může být
asynchronní nebo synchronní podle potřeby). Na náběžnou nebo
sestupnou hranu jsou hodnoty registrů aktualizované. Funguje to
úplně stejně jako obvod D. Lépe je to vysvětleno v knížce viz.
níže. <br>
<br>
Jedna z možností realizace detekce náběžné/sestupné hrany je:<br>
<br>
architecture gate_level_arch of edge_detect is<br>
signal delay_reg: std_logic;<br>
begin<br>
-- delay register<br>
LOGIC_SYNC: process(clk,reset) <br>
begin<br>
if (reset='1') then<br>
delay_reg <= '0';<br>
elsif (clk'event and clk='1') then<br>
delay_reg <= level;<br>
end if;<br>
end process LOGIC_SYNC;<br>
<br>
-- decoding logic<br>
tick <= (not delay_reg) and level;<br>
end gate_level_arch;<br>
<br>
Podívejte se do knížky FPGA Protopyting VHDL Examples - Xilinx
Spartan 3, najdete tam všechny základy, na které se tu ptáte.<br>
<br>
S pozdravem Milan<br>
<br>
Dne 4.7.2012 8:34, milger napsal(a):<br>
</div>
<blockquote cite="mid:4FF3E408.9040202@pobox.sk" type="cite">
<meta content="text/html; charset=ISO-8859-2"
http-equiv="Content-Type">
<div class="moz-cite-prefix">napr takto:<br>
<br>
process(clk, IN_S, in_d1, in_d2)<br>
begin<br>
if rising_edge (clk) then<br>
in_d1<= IN;
--synchronizacia na hodiny<br>
in_d2<=in_d1;
--oneskorenie <br>
if ((in_d1='0')and(in_d2='1')) --dobezna<br>
...;<br>
end if;<br>
if ((in_d1='1')and(in_d2='0')) --nabezna<br>
...;<br>
end if;<br>
end if;<br>
end process;<br>
<br>
Milan<br>
<br>
On 3. 7. 2012 15:40, Posel Liptakov wrote:<br>
</div>
<blockquote
cite="mid:CANFTac5SHi-oS4qwcpfBGfte8yUkaVSx6=sNaanzYhmcoxtwCw@mail.gmail.com"
type="cite">Dekuji vsem za reakce. <br>
S zabudanim nemam problem, spise naopak zabudam i to co bych si
rad pamatoval :-)<br>
<br>
Aktualne se snazim prijit na veci jako.<br>
jak ve VHDL napisu neco jako Slope control, tedy obvod,ktery
podle stavu vstupu control bude na vystupu reagovat na nabeznou
nebo sestupnou hranu na vstupu? <br>
Nebo jak se konfiguruji veci vazane na konkretni obvod , treba
jak nakonfuguruji vstupy u Spartana jako dferencialni?<br>
<br>
Martin<br>
<br>
<br>
<br>
<br>
<br>
no pokial ste zaciatocnik tak uplne prva vec ktoru musite urobit
je zabudnut na vsetky hradla a na to ako sa veci lepia dokopy z
diskretnych hradiel. Pokial sa nebavime o velmi specialnych
aplikaciach tak FPGA sa programuju v jazyku ktory popisuje
hardware (napriklad to VHDL) a o implementaciu na uroven logiky
sa stara kompilator a ostatne nastroje. Na mensie veci pouzivam
Spartan 3An 400k a miesta je tam az prekvapujuco vela. Na to co
ste popisali bude velmi pravdepodobne stacit aj ten 50k. Robi sa
to tak ze sa napise dizajn, date to skompilovat do velkej
verzie, uvidite kolko zdrojov to potrebuje a vyberiete najblizsi
vhodny vacsi cip. Podla toho ako rychlo chcete aby to bezalo
moze stacit aj cip naplneny na 95% ale moze sa stat ze pre
vyssie rychlosti to nenamapujete ani pri 50% naplneni. b. On
6/29/2012 13:22, Posel Liptakov wrote: ><i> Dobry den, </i>><i>
v jednom projektu budu nejspise muset pouzit FPGA, snazim se
do </i>><i> problematiky trochu proniknout, ale popravde v
tom plavu jak lodni delo </i>><i> bez lode. </i>><i>
Kdysi jsem dostal darem vyvojovou desku Spartan 3A od AVNET </i>><i>
<a moz-do-not-send="true"
href="http://www.files.em.avnet.com/files/177/xlx_s3a_evl_ug_rev2_112008.pdf">http://www.files.em.avnet.com/files/177/xlx_s3a_evl_ug_rev2_112008.pdf</a>
</i>><i> vytahl jsme ji ze skrine, oprasil a nainstaloval
webpack ISE 14.1, </i>><i> objednal jsem JTAG programator
a v mezi case si trochu hraji s "ISE". </i>><i> Nyni jsme
ve stavu kdy dokazu v VHDL napast hradlo nebo z templates </i>><i>
prepsat citac, Prelozim a s trochou usili a stesti se mi
podari vysledek </i>><i> odsimulovat v PC. </i>><i>
Dale ovsem tak trochu tapu a nevim jak dal? </i>><i> </i>><i>
- chybi mi nejaky komplexnejsi tutorial v kterm by se slo od
meho hradla </i>><i> k nejakemu komplexnejsimu projektu </i>><i>
- chybi mi vzorovy navrh hw z ktereho bych videl
minimalisticke </i>><i> doporucene zapojeni Smartan 3A,
idelane j SPI FLash a i bez Flash a s </i>><i> nahravanim
dat z MCU </i>><i> - chybi mi nejaky dotazenejsi kurz
VHDL, zatim jsme zvlasne v cestine </i>><i> nasel jen
pokusy ,ktere skoncili drive nez zacaly </i>><i> - chybi
mi predstava co jeste jde narvat do Sparran 3A 50k nebo 200k,
</i>><i> neumim si pod poctem hradel v obvodu predstavit nic
konkretnejsiho, tedy </i>><i> me predstavy konci u desitek
hradel :-) </i>><i> </i>><i> To ceho bych rad v tomto
konkretnim pripade dosahl je zhruba. Zakladni </i>><i>
blok, dva 32bit citace pospojavane nejakou logikou, jedna </i>><i>
programovatelna delicka hodin 1,2,4,8, takovych bloku
potrebuji 8. Plus </i>><i> nejake seriove nebo 8bit
paralelni rozhrani pres ktere budu moci </i>><i>
nastavovat delicky a cit respektive nastavovat citace. </i>><i>
V pripade rozhrani vubec nemam predstavu jak na to. </i>><i>
Cekal jsem, ze soucasti ISE bude knihovna "hotovych" rozhrany,
jako I2C, </i>><i> SPI, CAN atd. ale nic jsem nenasel,
respektive nasel jsem IP (k memu </i>><i> velkemu
prekvapeni to neni protokol , ale Intellectual Property </i>><i>
<<a moz-do-not-send="true"
href="http://www.xilinx.com/products/intellectual-property/">http://www.xilinx.com/products/intellectual-property/</a>>)
kde nejspise </i>><i> lze takoce veci koupit. </i>><i>
</i>><i> Zkratka uvitam kazde doporuceni a odkaz jak zacit </i>><i>
</i>><i> Martin </i>><i> </i>><i> </i>><i>
_______________________________________________ </i>><i>
HW-list mailing list - sponsored by <a moz-do-not-send="true"
href="http://www.HW.cz">www.HW.cz</a> </i>><i> <a
moz-do-not-send="true"
href="http://list.hw.cz/mailman/listinfo/hw-list">Hw-list na
list.hw.cz</a> </i>><i> <a moz-do-not-send="true"
href="http://list.hw.cz/mailman/listinfo/hw-list">http://list.hw.cz/mailman/listinfo/hw-list</a>
</i>><i> </i><br>
<br>
<fieldset class="mimeAttachmentHeader"></fieldset>
<br>
<pre wrap="">_______________________________________________
HW-list mailing list - sponsored by <a moz-do-not-send="true" class="moz-txt-link-abbreviated" href="http://www.HW.cz">www.HW.cz</a>
<a moz-do-not-send="true" class="moz-txt-link-abbreviated" href="mailto:Hw-list@list.hw.cz">Hw-list@list.hw.cz</a>
<a moz-do-not-send="true" class="moz-txt-link-freetext" href="http://list.hw.cz/mailman/listinfo/hw-list">http://list.hw.cz/mailman/listinfo/hw-list</a>
</pre>
</blockquote>
<br>
<br>
<br>
<fieldset class="mimeAttachmentHeader"></fieldset>
<br>
<pre wrap="">_______________________________________________
HW-list mailing list - sponsored by <a class="moz-txt-link-abbreviated" href="http://www.HW.cz">www.HW.cz</a>
<a class="moz-txt-link-abbreviated" href="mailto:Hw-list@list.hw.cz">Hw-list@list.hw.cz</a>
<a class="moz-txt-link-freetext" href="http://list.hw.cz/mailman/listinfo/hw-list">http://list.hw.cz/mailman/listinfo/hw-list</a>
</pre>
</blockquote>
<br>
<br>
<pre class="moz-signature" cols="72">--
Milan Korínek
Elekt Labs s.r.o.
Chaloupky 158
783 72 Velky Tynec
Czech Republic
--------------------------------------------
Mobil: +420 605 377 135
e-mail: <a class="moz-txt-link-abbreviated" href="mailto:korinekm@elektlabs.cz">korinekm@elektlabs.cz</a>
http: <a class="moz-txt-link-abbreviated" href="http://www.elektlabs.cz">www.elektlabs.cz</a> </pre>
</body>
</html>