<html><body><pre>Ahoj,<br><br>nuz je len skoda, ze si vcera neprisiel, mohli sme sa o tom trochu viac porozpravat osobne. A aj<br>ked viem, ze nemusis moje nazory, predsa len ti k tomu nieco napisem...<br><br>Myslim si po skusenostiach, ktore mam, ze by som to riesil obstaroznou 51 od Dallasu na 40MHz/5V.<br>Toto riesenie je podla mna najjednoduchsie, pretoze budes musiet riesit odolnost toho prevodnika<br>a to sa lepsie robi s 5V logikou ako s 3V3. Dalej musis poriesit dobre vstupne delice od vysokeho<br>napatia, odhadujem ze tam budes mat spicky radovo par 10kV a to prelezie a zrusi spolahlivo<br>akukolvek elektroniku pripojenu na ne...<br><br>Protokol, pocuvaj co je zle na urobeni synchronizacnej hlavicky 0xFFFF + 0x0000, potom paket<br>dlzky 2^N s datami, kde priamo v datach mas cislo kanalu 0x0NNN, 0x1NNN ... 0xFNNN. S tym, ze<br>povedzme po 32 paketoch posles jeden dlhy synchronizacny, na resetovanie, napr. 8x 0x0000.<br>S cistym svedomim mozes pouzit aj UART s nestanda
rtnou prenosovou rychlostou.<br><br>Myslim si, ze to nie je praca na rychlovku, obzvlast ak taketo designy nesypes z rukava.<br>No ale su Vianoce a mas kopec volneho casu a mozes nad tym premyslat do zblbnutia...<br><br>A.<br><br>-------------------------------------------------------------------<br><br>ide o meranie napatia a prudu na vysokom potenciali, ktore musi byt
galvanicky oddelene.
Na meranie prudu katody a zeravenia su pouzite jednoduche DCCT senzory
od LEM-u, napatie klasicke odporove delice. Snima to 16 kanalovy AD
prevodnik AD7490, ktory je zaveseny na CPLD XC2C256. Planoval som pouzit
low cost vlaknove vysielace a prijimace HFBRxxxx, vlakno do 20m,
pravdepodobne to velkoprierezove plastove bude stacit na tuto vzdialenost.
Nechcem to moc komplikovat, jednak nemam vela casu na vyvoj ale hlavne
to musi byt vysoko spolahlive. AD prevodnik bude neustale vysielat data
a prijimac len vyhodnoti ci su pakety kompletne, inak ich zahodi.
Natiahnut tam dve vlakna namiesto jedneho bude v porovnani s tymito
vsetkymi sofistikovanymi metodami asi jednoduchsie. Do CPLD sa to
nezmesti a male FPGA tam davat nechcem lebo to nema pevne napalenu
konfiguraciu. Ak sa z nejakeho dovodu zacne resetovat pocas prevadzky
bude to celkom neprijemne. CPLD je predsa len robustnejsie. Ak sa
spravne naprogramuje tak pripadna chyba sa sama vycisti po prebehnuti
jedneho kompletneho cyklu, takze vypadne max. jeden ramec.
Jedno vlakno bude prenasat hodiny a druhe CS signal s datami. CS na
padajucej hrane hodin a data na nabeznej.
Toto by malo byt pomerne odolne a da sa tam zabalit lubovolny pocet
bitov do jedneho paketu.
Dakujem vsetkym za nazory, je to zaujimave citanie a material na
rozmyslanie. Pojdem ale nakoniec cestou 'keep it simple' :-)</pre></body></html>