Tak je to DDR a user interface radice je klasicka sbernice, tudiz ma polovicni datovy tok. Tak se musi sirka zdvojnasobit aby mel radic co zapisovat pri sestupne hrane. V pameti jsou pokud to dobre vim dve pameti paralelne. Jedna zapisuje na vzestupnou a druha na sestupnou. Takze doopravdy na jedne adrese jsou dve slova. <br>
Jistotu cteni z pameti bude asi jen pri vyprazdneni FIFO. U lepsich radicu by mela byt cache ktera rozhodne jestli se ma dana adresa cist z pameti nebo data vyda primo protoze jeste nejsou zapsana.<br>
<br>
Tosa<br>
<br>
<br>
Jan Kral <kral@fortech.cz> napsal(a):<br>
<br>
>Diky za opdpoved,<br>
><br>
>zatim jsem ve fazi studia datasheetu a trochu me nebyla jasna<br>
>zalezitost kolem casovani pri zapisu a cteni. Napr. v dokumentu<br>
><a href="http://www.xilinx.com/support/documentation/ip_documentation/ug086.pdf">http://www.xilinx.com/support/documentation/ip_documentation/ug086.pdf</a><br>
>obrazek 9-12 na strane 384 ukazuje zapis D1D0, D3D2 s nastavenou jednou<br>
>adresou. Nejdrive me nebylo jasne proc a kdy musim dodat dve slova do<br>
>pameti. Pak jsem si precetl, ze vstupni sbernice je dvojnasobne sirky<br>
>nez jakou sirku ma vlastni pamet. Z toho usuzuji, ze to rozdeleni do<br>
>pameti si udela MIG sam. Pak je otazka dodaneho dalsiho slova D3D2 se<br>
>stejnou adresou. Znamena to, ze na kazde adrese jsou ve skutecnosti<br>
>umistena dve slova? Samozrejme mysleno o sirce vstupni sbernice.<br>
><br>
>Pak co se tyka cteni - dokud nedostanu odpoved, tak nemuzu do FIFO<br>
>fronty poslat zadna data? Pripadne jestli ano, tak jak poznam, ktera<br>
>data z pameti vlastne ctu?<br>
><br>
>Diky a s pozdravem JK<br>
><br>