<html><body>Ahoj,<br><br>moc som tie vase vhdl nerozoberal, ale myslim si, ze ked to chcete zrychlit, tak by ste mal zjednodusit pasaze: zobrazovani a napojeni pamati ram. Tak ako to mate si myslim, ze je to zbytocne zlozite a komplikovane a tym padom je vysledna logika pomala.<br><br>A.<br><br>On Tue, 21 Jun 2011 19:33:57 +0200<br> <hw@itherm.cz> wrote:<br>> zdravim vsechny kteri byly ochotni dat par rad.<br>> kousek jsem pokrocil a na teto adrese jsou 3 priklady, pro prubeh <br>>signalu (vzdy obrazek patri ke zdrojaku se stejnym cislem<br>> http://vec_hw.itherm.cz/<br>> <br>> 01 je puvodni verze, kde je WR generovan jen invertorem z citace<br>> 02 je verze kde se se WR generuje z citace a hodin<br>> 03 je verze kde se stejnym zpusobem generuje i OE<br>> vsechny tri verze funguji pro 640x480<br>> pro 800x600 je jen cerny obraz, takze predpokladam ze nestaci delka <br>>WR, na osciloskopu neni nic videt (jen neco jako sinusovka :-) )<br>&g
t; <br>> <br>> nejak ale umrelo ISE, kdyz chci delat simulaci jako je na obrazku, <br>>tak skoncim na prazdne (sede) obrazovce v zalozce Simulation, zavrit <br>>se da jen sestrelenim ISE.<br>> restart nepomaha, nevi nekdo co s tim?<br>> <br>> <br>> Pavel<br>> <br>> <br>> <br>> <br>> <br>> ----- Original Message ----- From: "Jan Waclawek" <konfera@efton.sk><br>> To: "HW-news" <hw-list@list.hw.cz><br>> Sent: Friday, June 17, 2011 10:04 PM<br>> Subject: Re: obsluha pameti - VHDL<br>> <br>> <br>>> napr. citanie dat do FPGA /5ns/ co pri cykle SRAM 10ns nemusi byt na <br>>>100MHz<br>>> jednoducho realizovatelne, ked zvazime oneskorenia vystupnych <br>>>signalov na<br>>> riadiace piny SRAM /OE/, vstupne oneskorenia DAT do FPGA...<br>> <br>> No, zhodou okolnosti, kedze u citania sa data zachytavaju do <br>>registra CPLD tou istou hranou hodin ktorou sa zhadzuje /OE (a <br>>nahadzuje /W
R), oneskorenie /OE a vstupnych dat je vlastne len <br>>dobre... ;-)<br>> <br>>> Je mi jasne ze tato nasa rozprava nijako nepomaha problem riesit, <br>>>ale fakt<br>>> je ze FPGA dava viacej moznosti.<br>> <br>> Ja chapem Vasu fascinaciu modernou technikou a faktom je, ze do tych <br>>FPGA sa investuje viac a maju aj ozaj zaujimave vlastnosti, napr. <br>>zabudovane RAM, PLL, oneskorovacie linky apod. Na druhej strane vsak <br>>je otazne, co z toho a akym sposobom sa da v amaterskych podmienkach <br>>(citaj: so softom zadarmo a s obmedzenym casom na naucenie sa ovladat <br>>ho naozaj tak, aby clovek vedel co robi) vyuzit - to neviem a uprimne <br>>povedane ma to ani nezaujima. Na tretej strane to cislo 200MHz alebo <br>>nech to uz je kolkokolvek je impozantne, ale je to len cislo z <br>>farebneho katalogu ktore s nejakymi skutocnymi parametrami aplikacie <br>>ma spolocne len maloco. Na stvrtej strane je tiez otazne, nak
olko sa <br>>s tymi free nastrojmi daju tie skutocne parametre ovplyvnit... No, <br>>proste je toho vela. Tie starucke CPLD su v tomto ohlade o triedu <br>>jednoduchsie a poskytuju vyrazne menej priestoru na zasadnejsi omyl.<br>> <br>>> Jedine co mozem pre dane riesenie s CPLD realne poradit je myslim <br>>>tato veta:<br>>> Plne synchronny navrh,<br>> <br>> Nesuhlasim. Ako kazdy zjednodusujuci navod ktory zbavuje povinnosti <br>>mysliet, aj toto je dobre len do urcitej miery, a tu je podla mna <br>>presne aplikacia co vyzaduje nieco ine, a aj som uz pisal, co <br>>(skratit /WR na pol periody hodin).<br>> <br>>> [treba] dufat...<br>> <br>> No, a toto tiez nesuhlasim. Naopak, treba kreslit, merat, <br>>experimentovat, analyzovat, a najma mysliet, mysliet, mysliet... :-)<br>> <br>> wek<br>> _______________________________________________<br>> HW-list mailing list - sponsored by www.HW.cz<br>> Hw-lis
t@list.hw.cz<br>> http://list.hw.cz/mailman/listinfo/hw-list <br>> _______________________________________________<br>> HW-list mailing list - sponsored by www.HW.cz<br>> Hw-list@list.hw.cz<br>> http://list.hw.cz/mailman/listinfo/hw-list<br></hw-list@list.hw.cz></konfera@efton.sk></hw@itherm.cz></body></html>