<html><body>Jano, ja som to lacne FPGA navrhol preto, ze mozes pouzit iny algorytmus riesenia a nie si obmedzeny 144 klopakmi. Ja si myslim, ze jeho hlavny problem je v tom, ze nema viac klopakov v cpld a tym je obmedzeny pri vybere architektury riesenia... <br><br>A.<br><br><br><br>On Fri, 17 Jun 2011 15:20:32 +0200<br> Jan Waclawek <konfera@efton.sk> wrote:<br>> No, viete, je uplne jedno ze to Vase lacne FPGA dokaze invertovat <br>>200MHz signal s oneskorenim 1ns, ked tu ide o nieco uplne ine.<br>> <br>> Kedze ide o plne synchronny navrh, ide o vzajomny rozdiel oneskoreni <br>>medzi vystupmi jednotlivych klopakov a vstupmi na pamati, ide teda <br>>najma o signal /WR oproti ostatnym. V CPLD su klopaky vo vystupnych <br>>makrocelach priamo na pinoch, t.j. medzi nimi rozdiel je nepatrny. V <br>>FPGA je to v kazdom inak a ak sa signal preroutuje z klopaku skrz <br>>niekolko dalsich blokov len preto lebo sa inak k vystupnemu pinu <br>>nedostane
, tak na nom vznikne oproti ostatnym signalom mozno aj nie <br>>prave zanedbatelne oneskorenie.<br>> <br>> wek<br>> <br>> <br>> ----- Original Message ---------------<br>>>---Vsetci sa tu ohanate FPGA a inymi "pokrocilymi" obvodmi ako <br>>>kuzelnou <br>>>palickou bez toho, aby ste sa pokusili pochopit podstatu problemu. Ta <br>>>spociva nie v celkovej priepustnosti pre dane riesenie - to tu uz <br>>>viaceri <br>>>vyratali, ze je dostatocna - ale v nespravnom casovani poradi hran <br>>>signalov. <br>>>A to sa pouzitim FPGA pravdepodobne nevylepsi.<br>>><br>>>Ako sa to vezme, ono je rozdiel ak nieco dokaze max.100MHz a nieco <br>>>ine <br>>>/napr. lacne FPGA/ 200MHz. A rovnako je rozdiel ak oneskorenie na pin <br>>>je <br>>>povedzme 4ns alebo 1ns...<br>> <br>> _______________________________________________<br>> HW-list mailing list - sponsored by www.HW.cz<br>>
Hw-list@list.hw.cz<br>> http://list.hw.cz/mailman/listinfo/hw-list<br></konfera@efton.sk></body></html>