FPGA a timing constraints

[Jaroslav Buchta]

Poprosil bych o nasmerovani - dejme tomu, ze mam 8 vstupnich pinu a 
zalezi mi na tom, aby na registry prisel signal co nejvic soucasne - 
nevic je kazdy pin pripojen na 4 registry, celkove by to melo byt co 
nejmin rozhozene.
Jde/jakym zpusobem toto nastavit jako omezeni pro syntezu?
Nasel jsem spoustu tutorialu ale samy hodinovy signal a je to hrozne 
slozite... Jaka klicova slova hledat?
Idea je takova, ze to bude logicky analyzator a vzorkovat se bude 
hodinami posunutymi o 90st zatim 100MHz, coz by melo ve vysledku 
fungovat jako vzorkovani 400MHz (asi by to slo jeste i cca 2x zrychlit)

Jeste druha otazka - mam 4x hodinovy signal 100MHz rozfazovany po 90st 
(c0,1,2,3) a signal 60MHz (c4) z tehoz PLL.
Signal reset je synchronizovan nejdrive c4 pro zakladni logiku a pak c3 
pro vzorkovani. Pocitam s tim, ze se to bud stihne nebo nestihne a 
signal tedy pro to vzorkovani beru jako asynchronni.
Je ovsem hlasen warning: Critical Warning (332148): Timing requirements 
not met

V simulaci to funguje dle ocekavani, nenapada me jina moznost jak 
synchronizovat signaly mezi obvody s ruznymi hodinami, vzdycky se tam 
muze takova situace vyskytnout a ty warningy se ignoruji nebo nejak 
osetruji?
Kdyz nastavim 100 a 50 MHz tak je vse OK, hodiny maji stale stejny 
vyhovujici odstup.


---
This email has been checked for viruses by Avast antivirus software.
http://www.avast.com