Verilog a FPGA (bylo FPGA Altera a NIOS)

[Jaroslav Buchta]

Kdybych vedel, jak do te simulace dostat testbench (myslite napsany 
treba ve verilogu jak jsem sem vkladal? ) tak bych byl rad.
Bohuzel nemuzu prijit na to jak. Kdyz gate level simulaci pustim z 
quartusII tak navic nepouzije sdo soubor, i kdyz se pri spusteni vybira 
verze cipu a teplota, a musim znova spustit simulaci takto

vsim -sdftyp 
/=D:/Work/_Altera_FPGA/Counter/simulation/modelsim/counter_8_1200mv_85c_vhd_slow.sdo 
gate_work.counter(structure)

Taky nevim jestli to neni nejaka nefunkcnost free verze ???
Jinak ta simulace chodi hezky, zrovna zkousim PLL a vypada to verohodne, 
vcetne locked signalu...

Dne 11. 2. 2015 v 21:19 Jan Smrz napsal(a):
> Používat pro testování příkazy modelsimu force jde a na tento 
> primitivní příklad asi dostatečné. Při trochu složitějším designu ale 
> velmi rychle narazíte omezení, že tímto způsobem nelze (nebo velmi 
> obtížně) generovat vícero paralelních signálů. Tyto příkazy jsou spíše 
> takové pomůcky při ladění, když se nám nechce kvůli jedné zvlášní 
> situaci měnit testbench.
>
> Dalším drobným omezením je nepřenositelnost na jiný simulátor, ale to 
> vás teď asi netrápí.
>
> J.S.
>
>
>
> On 11.2.2015 18:47, Jaroslav Buchta wrote:
>> Vsiml jsem si, ze ten modelsim ma prikazovou radku... ;-)
>> Je dobry napad definovat prubehy jako makro? Kazdopadne to funguje
>> nejak takto jsem to zkombinoval z toho, co to vygenerovalo a pridal 
>> forcem restart a run...:
>
> _______________________________________________
> HW-list mailing list  -  sponsored by www.HW.cz
> Hw-list na list.hw.cz
> http://list.hw.cz/mailman/listinfo/hw-list


---
This email has been checked for viruses by Avast antivirus software.
http://www.avast.com