Verilog a FPGA (bylo FPGA Altera a NIOS)

[Jaroslav Buchta]

Vsiml jsem si, ze ten modelsim ma prikazovou radku... ;-)
Je dobry napad definovat prubehy jako makro? Kazdopadne to funguje
nejak takto jsem to zkombinoval z toho, co to vygenerovalo a pridal 
forcem restart a run...:

restart -force

onerror {resume}
quietly WaveActivateNextPane {} 0
add wave -noupdate /counter/clk
add wave -noupdate /counter/reset
add wave -noupdate /counter/result
add wave -noupdate /counter/ena
TreeUpdate [SetDefaultTree]
WaveRestoreCursors {{Cursor 1} {0 ps} 0}
quietly wave cursor active 0
configure wave -namecolwidth 150
configure wave -valuecolwidth 100
configure wave -justifyvalue left
configure wave -signalnamewidth 0
configure wave -snapdistance 10
configure wave -datasetprefix 0
configure wave -rowmargin 4
configure wave -childrowmargin 2
configure wave -gridoffset 0
configure wave -gridperiod 1
configure wave -griddelta 40
configure wave -timeline 0
configure wave -timelineunits ns
update
WaveRestoreZoom {0 ns} {100 ns}

force -drive sim:/counter/clk 1 0, 0 {5 ns} -r {10 ns}
force -drive sim:/counter/reset 1 0, 0 {23 ns}
force -drive sim:/counter/ena 1 0

run


Je to nadhera, jak jsou videt vsechna zpozdeni externich i internich 
signalu.


Dne 11. 2. 2015 v 13:25 Jan Smrz napsal(a):
> Tohle je uz zalezitost prostredi a to uz vam neporadim. Ja jsem tyto 
> IDE pro simulaci nikdy nepouzival.
> Vetsinou je ale u souboru moznost definovat, zda je to urceno jen pro 
> simulaci, nebo i pro design. Zkuste neco takoveho najit.
>
> J.S.
>
>
> On 02/11/2015 11:40 AM, jaroslav buchta wrote:
>> Jasne. Jenže ten nejde syntetizovat. Nemůžu přijít na to, jak pro 
>> counter.vho pouzi ten soubor counter-tb.v... Když ho dam do projektu 
>> a nastavim jako top level counter.v tak to krasne simuluje ale 
>> zpoždění tam nemůžu dostat...
>> ------------------------------------------------------------------------
>> Od:Jan Smrz <mailto:jan.smrz na email.cz>
>> Odesláno:‎11. ‎2. ‎2015 10:31
>> Komu:HW-news <mailto:hw-list na list.hw.cz>
>> Předmět:Re: Verilog a FPGA (bylo FPGA Altera a NIOS)
>>
>> On 02/11/2015 09:57 AM, jaroslav buchta wrote:
>>> Pro tu gate-level simulaci se tedy musí vytvořit nějaký soubor, 
>>> který se použije jen pro simulaci a bude definovat vstupní prubehy a 
>>> jejich casovani ? Nemá někdo příklad?
>>> ------------------------------------------------------------------------
>>>
>> Ten priklad zde uz mate. Pro gate level se pouzije uplne stejny, jako 
>> jste pouzil pro RTL..
>>
>> J.S.
>>
>>
>>
>> _______________________________________________
>> HW-list mailing list  -  sponsored bywww.HW.cz
>> Hw-list na list.hw.cz
>> http://list.hw.cz/mailman/listinfo/hw-list
>
>
>
> _______________________________________________
> HW-list mailing list  -  sponsored by www.HW.cz
> Hw-list na list.hw.cz
> http://list.hw.cz/mailman/listinfo/hw-list



---
This email has been checked for viruses by Avast antivirus software.
http://www.avast.com
------------- další část ---------------
HTML příloha byla odstraněna...
URL: <http://list.hw.cz/pipermail/hw-list/attachments/20150211/aa261033/attachment.html>