Verilog a FPGA (bylo FPGA Altera a NIOS)

[Jan Smrz]

Tohle je uz zalezitost prostredi a to uz vam neporadim. Ja jsem tyto IDE pro 
simulaci nikdy nepouzival.
Vetsinou je ale u souboru moznost definovat, zda je to urceno jen pro simulaci, 
nebo i pro design. Zkuste neco takoveho najit.

J.S.


On 02/11/2015 11:40 AM, jaroslav buchta wrote:
> Jasne. Jenže ten nejde syntetizovat. Nemůžu přijít na to, jak pro counter.vho 
> pouzi ten soubor counter-tb.v... Když ho dam do projektu a nastavim jako top 
> level counter.v tak to krasne simuluje ale zpoždění tam nemůžu dostat...
> --------------------------------------------------------------------------------
> Od:Jan Smrz <mailto:jan.smrz na email.cz>
> Odesláno:‎11. ‎2. ‎2015 10:31
> Komu:HW-news <mailto:hw-list na list.hw.cz>
> Předmět:Re: Verilog a FPGA (bylo FPGA Altera a NIOS)
>
> On 02/11/2015 09:57 AM, jaroslav buchta wrote:
>> Pro tu gate-level simulaci se tedy musí vytvořit nějaký soubor, který se 
>> použije jen pro simulaci a bude definovat vstupní prubehy a jejich casovani ? 
>> Nemá někdo příklad?
>> --------------------------------------------------------------------------------
>>
> Ten priklad zde uz mate. Pro gate level se pouzije uplne stejny, jako jste 
> pouzil pro RTL..
>
> J.S.
>
>
>
> _______________________________________________
> HW-list mailing list  -  sponsored by www.HW.cz
> Hw-list na list.hw.cz
> http://list.hw.cz/mailman/listinfo/hw-list

------------- další část ---------------
HTML příloha byla odstraněna...
URL: <http://list.hw.cz/pipermail/hw-list/attachments/20150211/35816fc6/attachment.html>