Verilog a FPGA (bylo FPGA Altera a NIOS)

Jan Smrz jan.smrz na email.cz
Středa Únor 11 10:31:26 CET 2015


On 02/11/2015 09:57 AM, jaroslav buchta wrote:
> Pro tu gate-level simulaci se tedy musí vytvořit nějaký soubor, který se 
> použije jen pro simulaci a bude definovat vstupní prubehy a jejich casovani ? 
> Nemá někdo příklad?
> --------------------------------------------------------------------------------
>
Ten priklad zde uz mate. Pro gate level se pouzije uplne stejny, jako jste 
pouzil pro RTL..

J.S.

------------- další část ---------------
HTML příloha byla odstraněna...
URL: <http://list.hw.cz/pipermail/hw-list/attachments/20150211/bcdc9b8b/attachment.html>


Další informace o konferenci Hw-list