SDRAM CAS latence - vliv

[Jaroslav Buchta]

OK, ja mel za to, ze vic pri vyssi frekvenci a min pri nizsi frekvenci, 
je to tak? A cim min, tim lip, takze u me pameti pri 90MHz dam 2 a bude 
to, protoze v DS je tck min 10ns cili 100MHz pro 2 a 6ns pro 3
Zas az dopodrobna studovat SDRAM nehodlam, zakladni principy komunikace 
chapu a funguje to, tak to staci.

Dne 6. 11. 2014 20:59, Jan Waclawek napsal(a):
>> Prave, vim co to je, ale nevim, proc to je vubec volitelne. Clovek by
>> rekl, ze cim min, tim lip, ale kde ma vzit ty jistoty ;-)
> Este raz: v datasheete.
>
> Je to technologicky parameter pamate, doba potrebna na vycitanie/zapis
> riadku dat z/do pola pamate. Rozumiete, o co vlastne ide u synchronnych
> pamati? Nie su take rychle, ako sa zda, len su velmi siroke, takze sa
> precita/zapisuje naraz niekolko slov (co trva relativne dlho) do/z
> medzipamati, a potom/predtym sa velmi rychlo vysuva na/z D zbernicu; pocas
> toho je cas precitat dalsie slovo atd.
>
> Ta latencia by mohla by byt vyjadreny aj ako cas (a niekedy aj byva), ale
> obvykle je udavana v pocte cyklov pri maximalnej taktovacej frekvencii, a
> niekedy (casto) byva udavana aj alternativna hodnota, menej cyklov pri
> nizsej taktovacej frekvencii.
>
> wek
>
>
> _______________________________________________
> HW-list mailing list  -  sponsored by www.HW.cz
> Hw-list na list.hw.cz
> http://list.hw.cz/mailman/listinfo/hw-list


---
This email is free from viruses and malware because avast! Antivirus protection is active.
http://www.avast.com