OT skoro vikend

[Marek Peca]

> (..) Plus u FPGA dynamicka spotreba silne zavisi od "softwaru", plus 
> zrovna FPGA su zrejme obvody kde sa toho naraz spina daleko viac nez je 
> nevyhnutne (vsade (aj do nepouzitych casti obvodu) roztahane globalne 
> hodiny, posadnutost synchronnym navrhom), plus zrovna FPGA sa notoricky 
> tlacia do co najmensich rozmerov ciar na cipe (hradiel), co zvysuje 
> staticky prud (zvod, a to aj u nepouzitej casti obvodu, co dalej zvysuje 
> naroky na zdroj a ubytky na rozvodoch napajania a zeme) a znizuje 
> napajacie napatie, co obratom zhorsuje sumovu imunitu, najma ked to 
> casto chodi aj teplotne na doraz... Cize to obsypanie kondikmi je viac 
> kombinacia neprijemnych skusenosti a paranoie nez vyvazeny a premysleny 
> navrh. Plus FPGA su aj tak rela tivne drahe a pouzivaju sa obvykle v 
> unikatnych ci maloseriovych navrhoch, takze sa tam sa niekolko stovak 
> kondikov strati.

Sam bych to nenapsal lip, hezky shrnuto.

>> na asi 150 blokovacich kondu. Presto ve mne pretrvava dojem, ze to neni
>> spatny navrh.
>
> Ten dojem prejde, ked to bude treba zaplatit ;-)

"unikatnych ci maloseriovych navrhoch";
Pri honbe za pikosekundama s FPGAckem za 3kKc nebudu setrit 100Kc na 
kondikach.

Kolegove se smali moji paranoie, kdy jsem vyhradil jeden pidi-LDO-zdrojik 
jen pro PLL (integrovanou v FPGA). Nejdriv ho z lenosti neosadili 
(propojka na jinou vetev), jitter cehosi 90ps; pak jsem jim rekl, at to 
tam zkusej dopajet, 50ps.


> (..) To najhorsie na metode nasypem vela blokovacich kondikov je totiz 
> to, ze sa prakticky neda otestovat ich funkcnost...

A to je prave velmi zajimave tema. Posledni dobou si hraju s deskou 
AD-FMCOMMS1, je tam 250Msps 14bit A/D, mimo jinejch hracek od ADI.
Rozborem dat (neco jako CDMA signal), korelaci mereneho "radio" signalu s 
mistni kopii pseudonahodne posloupnosti, jsem zjistil hrozne zajimavou 
vec: korelacni kopecky se lisily vyrazne co do sumu (chlupatosti) podle 
toho, zda slo o pozdni, nebo vcasnou kopii kodu.

Je to velmi zajimavy jev, protoze krome toho A/D je celej obvod digitalni.

Velmi vtipne je, ze cely obvod je psan jako pruchozi, prutokovy, 
synchronni vypocetni stroj, v kazdem hodinovem taktu probihaji shodne 
operace (!). Jedine, co se behem period meni, jsou data. Jedine rozumne 
vysvetleni, ktere me napadlo, je, ze proste v nekterych casovych usecich 
je signal "nudny", operace jsou jednodussi, dojde v nasobickach a 
scitackach k mene zmenam 0<-->1 v registrech. V jinych okamzicich 
(analogove "hrany") je signal "zajimavy" a tam to asi vic rusi.

Proto chci v pozdejsi fazi projektu vyzkouset, zda sum vymizi, zmenim-li 
napajeci usporadani (na te osklive desce od Analogu).

Vtipne je, ze kdybych tam nemel v case (D-klopnymi obvody o n kroku, z^-n) 
pounute kopie signalu, tak si toho rozdilu v mire sumu ani nemam jak 
vsimnout.


ZdraviM.P.