VHDL - hloupe otazky 2.0

Jan Smrz jan.smrz na email.cz
Neděle Leden 5 08:52:03 CET 2014


Při daných omezeních moc řešení není.

Přístup do SRAM může být ještě komplikován tím, že mezi čtení a zápis 
bude pravděpodobně potřeba vložit prázdný cyklus kvůli kolizím na datové 
sběrnici.

J.S.




Dne 4.1.2014 20:59, hw na itherm.cz napsal(a):
> Ano, toto je postup na ktery jsem take prisel a psal o nem drive.
> Je to ale dost na hrane, za 60ns nemusi jit uplne spolehlive pristoupit 6x
> do ram.
> Ono je to tak ze ram trva 10ns nez jsou data na vystupu platna, vim ze s tim
> byl v predchozim provedeni celkem boj.
>
> Proto jsem psal sem jestli nekoho nenapadne lepsi reseni.
>
> Pavel
>
>
> -----Original Message-----
> From: Hw-list [mailto:hw-list-bounces na list.hw.cz] On Behalf Of Jan Smrz
> Sent: 4. ledna 2014 21:40
> To: hw-list na list.hw.cz
> Subject: Re: VHDL - hloupe otazky 2.0
>
> Když to tak čtu, asi bych systém koncipoval tak, že hlavní blok by běžel na
> 100MHz a řádková data posílal do FIFO, jenž by se četlo na 65MHz.
>
> 4x15ns (1/65MHz) = 60ns, během 60 ns se stihne 6 přístupů do 10ns 32b SRAM,
> t.j. vyčtení 4 řádkových dat (1 přístup), vyčtení dat pozadí (2 přístupy),
> mazání předchozího snímku (1 přístup) a kreslení vektorů (2 přístupy). To by
> mohlo fungovat.
>
> Jako hlavní hodiny bych nechal 65MHz a 100MHz generoval PLL.
>
>
> J.S.
>
>



Další informace o konferenci Hw-list