VHDL - hloupe otazky 2.0

[Jan Smrz]

Když to tak čtu, asi bych systém koncipoval tak, že hlavní blok by běžel 
na 100MHz a řádková data posílal do FIFO, jenž by se četlo na 65MHz.

4x15ns (1/65MHz) = 60ns, během 60 ns se stihne 6 přístupů do 10ns 32b 
SRAM, t.j. vyčtení 4 řádkových dat (1 přístup), vyčtení dat pozadí (2 
přístupy), mazání předchozího snímku (1 přístup) a kreslení vektorů (2 
přístupy). To by mohlo fungovat.

Jako hlavní hodiny bych nechal 65MHz a 100MHz generoval PLL.


J.S.



Dne 4.1.2014 13:22, hw na itherm.cz napsal(a):
> Pri 4ns ram si myslim ze to jde celkem v klidu delat, jen je to drahe reseni
> (RAMky)
> Mozna jsem ale prehledl nejakou fintu jak usetrit cas.
>
>