kviz na piatok

[balu@home]

na slide 11 je to nacrtnute

http://indico.cern.ch/getFile.py/access?contribId=1&resId=1&materialId=slides&confId=254244

este je tam jedno nove vylepsenie, ktore by to malo urobit uz uplne 
bombenfest, ale to nie je zatial publikovane.
Tiez sa tam spomina asynchronna logika a autoclocking, som zvedavy 
nakolko je to riesenie podobne tomu vasmu :-)

b.




On Dec/13/2013 22:23, Marek Peca wrote:
>> riaditelne oneskorenie v rozsahu ~10 ns s rozlisenim pod 100ps,
>> prepinatelne v ramci jednej periody hodinoveho signalu bez glitchov a
>> chybajucich hran je nieco co pouzivame skoro vsade. Mame to vyriesene
>> s dvomi xx196 cipmi a par ECL flip flopmi. Je to odladene, funguje to
>> vyborne, nie su s tym ziadne problemy.
>
> To by me zajimalo, zda je shodne reseni s mym. Uvazuju o dalsi publikaci
> vcetne vnitrnosti obvodu, ale zatim zoufale neni na zbytne veci cas :-(
> Pokud ta vase vec umi udelat treba ze 100MHz 10MHz nebo (a to je vyrazne
> tezsi) z 10MHz 100MHz (to sice jde, ale rekl bych, ze prakticka
> pouzitelnost je mizerna a skoro bych se vsadil, ze *196 je zde
> nepouzitelna), pak je to zrejme tyz princip.
>
>> Zaujimaju ma veci, ktore mozu mat v buducnosti nejaku aplikaciu, pac
>> nikdy nevies co sa ti bude kedy hodit. Napriklad ak sa da vyssie
>> spomenute strcit do FPGA a bude to stale generovat signaly s nizkym
>> fazovym sumom vhodne pre AD prevodniky je to urcite nieco co stoji za
>> pochopenie :-)
>
> Popisu, jen co prestanu pajet u klavesnice.
>
> ZatiM.