ARM- interrupt/event

Jan Waclawek konfera na efton.sk
Pátek Duben 12 11:28:53 CEST 2013


>Jinak ja osobne si myslim, ze to je spis zalezitost jadra. Muzete vyzkouset, jak 
>se to chova, s timto kodem?

http://www.efton.sk/STM32/r3nop.png
Hore povodny so SEV, dole SEV pomedzi instrukcie nahradene NOPmi 


Co ma privadza na dalsiu otazku, ze za akych okolnosti sa prejavuje
slubovane vyhadzovanie NOPu z pipeline (PM0214, str.177)?


----------

>AHB clk = HCLK.
>
>Ta delicka se nachazi mezi SYSCLK (vystup hlavniho hodinoveho multiplexeru
>z PLL, HSI a HSE) a AHB/HCLK. Na ST procesorech je jadro vzdy synchronni s
>AHB sbernici. 


Aha, vskutku. Stacilo si dokladnejsie prezriet obrazok... :-) Mea culpa.
Takto ta delicka samozrejme zmysel dava.

----------

>Vec se ma tak, ze tak slozity stroj uz je nepopsatelny mimo vyrobni
>dokumentaci. 


Ale ved ho netreba popisovat kompletne; staci si vytipovat niektore klucove
momenty (napr. ako to o com sa bavime teraz) a spisat ich trebars formou
appnotu. 

Teraz to vyzera presne ako ten telefon co ma moj syn: miliony farieb,
megapixely, jutub, fejsbuk, ale pouzitie funkcii spojenych s telefonovanim
si vyzaduju vyrazne usilie... ;-)


Vezmime si konkretne to, co ste pisali Vy sam:

> To samozrejme prinasi ne uplne deterministicke zpozdeni na
> mustku AHB/APBx.

Toto bolo to mavnutie rukou, a obratom prislo:

>Treba prave latence AHB/APB zalezi na tom, kdy o transfer dat pozadate.
>Pokud je delici pomer frekvenci 1/4, APB prebere data ve 4. pulzu hodin
>AHB, ale procesor je muze vystavit v 1., 2., 3. nebo 4. taktu, takze
>latence je 1-4 takty. Je to deterministicke, ale na urovni programu
>nevite, jak jste synchronizovani.

Samozrejme, ze je to deterministicke. A da sa to vyuzit - nie je neobvykle,
ze v kritickom useku kodu (napr. ISR) sa obsluhuje niekolko registrov tej
istej periferie (kde po urcitej kombinacii pristupov ta synchronizacia
nevyhnutne nastane); no a so znalostou veci sa potom da vyhnut zbytocnym
waitstatom. Lenze teraz som v stave, ze tu "znalost veci" si musim oddriet
roznymi takymito "benchmarkami".

Ba dokonca aj keby boli tie zbernice navzajom asynchronne, tak sa predsa
daju zistit rozne worst case a podobne, a podla nich sa spravat.

Jasne, da sa zit aj bez toho, "funguje to", a nakoniec aj z toho
spominaneho telefonu sa mojmu synovi podari zavolat vo vacsine pripadov,
co je >50% :-) ... A len tak mimochodom, ten telefon sa tu a teraz predava
ako teple rozky, co je zrejme jedine kriterium, co nejakeho MBA manazera
zaujima. Ale myslim si, ze my tu sme (uznavam, specificka a pomerne mala
skupina) inzinieri a technici a dospeli, aspon teda vacsina z nas...


----------

>Dtto zapis na nikoli defaultni pamet skrz AHB pridava jeden takt, takze
>pokud pouzivate RAM s DMA (asynchronni k jadru), pokud byla pouzita jadrem
>v predchozim taktu, je tam 0 WS, ale pokud byla "prepnuta" k DMA, trva
>prepnuti k jadru 1 WS. A takovych podminek je tam stovky.

To "pokud byla prepnuta" znamena, ze kedykolvek predtym, alebo explicitne
len v predchadzajucom cykle? Lebo aj na tuto temu experimentujem... chcete
pocut moj nazor?

----------

>Proto se pro analyzu pouziva simulace na urovni RTL pro FPGA,
>kde lze nasimulovat log. analyzator v libovolnem bode toho designu.

A mate k tomuto pristup? T.j. vedeli by ste odpovedat na tie dve otazky z
http://list.hw.cz/pipermail/hw-list/2013-April/438358.html , menovite


>> No, a teraz prosim vysvetlite, preco teda v tom prvom priklade ten pulz na PA2 trva len jeden cyklus...?
>> PS. A ten SEV sa na vystupe objavi priamo v case vykonavania instrukcie, alebo v nasledujucom cykle?


Dakujem,

wek





Další informace o konferenci Hw-list