Novy(?) rychly binarni citac pro pomala FPGA (bez carry, jako Actel) -- prosba o kritiku

[Daniel Valuch]

vidis ako cloveka zdegraduje navrh logiky vo vhdl, ja som uplne zabudol 
ze skutocny synchronny citac implementuje viacmenej cely stavovy automat.
V kazdom pripade aby sme pokracovali v diskusii, lebo je zaujimava. ak 
sa bavime o binarnom citaci s plnym cyklom tak prvy stupen (D flip flop) 
ma spatnu vazbu priamo sam zo seba, druhy myslim len z prveho a zase 
sameho seba.
Toto su zaroven presne tie flipflopy ktore musia bezat na najvyssej 
frekvencii. Ma zmysel tam vymyslat specialne struktury, ktore sa 
uplatnia aj tak az na stupnoch s nizsou frekvenciou?
b.


On 9/11/2012 21:38, Marek Peca wrote:
>> mozno mi nieco unika, ale co robi tento citac rychlejsi ako "klasicka"
>> synchronna architektura kde je D dalsieho bloku napajane z Q vystupu
>> predchadzajuceho bloku?
>
> Pokud Te dobre chapu, tak citac, kde D je _primo_ na Q (popr not Q, ale
> ne nutne) predchazejiciho, je posuvnej registr -- aby to citalo, tak
> zapojenej do smycky -- to je bud Johnsonuv citac (sezere 2^(n-1) DFF)
> nebo obyc one-hot citac (2^n DFF).
>
> Tohle je sice o to jedno hradlo pomalejsi, ale sezere to jen O(n)
> dlazdicek. Je to zrejme?
>
> Pokud jsi myslel klasicky synchronni citac, tak tam D neni az tak uplne
> napajene z Q predchoziho -- musi tam byt uz nejaka kombinacni logika. A
> v klasickych sync. citacich se nevyhnes situaci, kdy tento kombinacni
> stromecek pocita funkci z cele sire vsech Q1...Qn. V tom je ten malej,
> ale hlavni rozdil -- ze tady je jen a pouze DVOUvstupej AND. Misto
> n-vstupeho.
>
>
> Zdar,
> Marek
> _______________________________________________
> HW-list mailing list  -  sponsored by www.HW.cz
> Hw-list na list.hw.cz
> http://list.hw.cz/mailman/listinfo/hw-list
>