Ilustrace: Novy(?) rychly binarni citac pro pomala FPGA (bez carry, jako Actel) -- prosba o kritiku

[Marek Peca]

Jeste se vratim k navrhu citace a pro neVHDListy prikladam obrazek, 
ilustrujici zakladni stavebni blok jednoho bitu citace -- synchronni 
delicku dvema s pulsnim prenosem.

Druhou prilohou jsou prubehy signalu pro 4-bit citac, kde posloupnost:
e, d, 8, 3, 2, 1, 4, 7, 6, 5, 0, b, a, 9, c, f, ...
je prave to zvracene citani, dekodovatelne minule zminenym algoritmem na
0, 1, 2, ...

Uvitam pripominky.
ZdraviM.P.

On Fri, 7 Sep 2012, Marek Peca wrote:
> (..)
> Navrhuji tedy citac, postaveny na kaskade synchronnich delicek dvema, 
> obsahujicich 1-bitovou pipelinu a prenos pulsem o sirce jedineho hodinoveho 
> taktu. Struktura je jednoducha a rychla, predbezne vysledky ze Synplify a 
> Actel Designeru ukazuji, ze 32bit @200MHz by melo bezet.
>
> Bohuzel, vystupni bitove linky jsou nerovnomerne zpozdene o celociselny pocet 
> hodinovych period. Abychom ziskali linearne rostouci pocet nacitanych cyklu, 
> je treba pouzit inverzni funkci. Nastesti je tato fce, narozdil od LFSR, 
> celkem jednoduse popsatelna; (..)
-------------- next part --------------
A non-text attachment was scrubbed...
Name: pulscounter.png
Type: image/png
Size: 132026 bytes
Desc: 
URL: <http://list.hw.cz/pipermail/hw-list/attachments/20120907/0911a557/attachment-0001.png>
-------------- next part --------------
A non-text attachment was scrubbed...
Name: pulscounter_trace.pdf
Type: application/pdf
Size: 18485 bytes
Desc: 
URL: <http://list.hw.cz/pipermail/hw-list/attachments/20120907/0911a557/attachment-0001.pdf>