Algoritmus pro vyhodnoceni prubehu

[Andrej Jancura]

Dobry den,

ja som nemal na mysli emc ani emi, ale funkcne rusenie, teda
abnormalny stav, kedy to generuje blbosti, lebo to ma napr. blby
firmware... A doplnit emi je potom uz len bonus navyse.

Inak ked to chcete teda moc jednoducho, dajte si tam 4 pasmove
priepusti, nejake komparatory a par hradiel na generovanie logickej
funkcie pre fazovy posun. (s farebnou hudbou som sa hral ako
pubertiak) . Ale myslim si, ze ked mozete ist do fft, tak treba ist do
nej. Odhadujem, ze to vyjde na rovnako co sa tyka clovekohodin...

A.

2012/10/28 Pavel_t <pavel_t na centrum.cz>:
>> Mozem sa spytat ako identifikujete chybove stavy a pripadne rusenie
>
>
> Zatim nijak. Cele je to ve stadiu navrhu HW a jen jsem tak pri navrhu
> schematu premyslel jak bude fungovat FW, aby se dal napsat za par hodin.
> Neni potreba nic sloziteho, jde o vystupni test po vyrobe. Indikace ma byt:
> bez signalu
> slaby signal (pomerne velka tolerance)
> shoda s jinym signalem = zkrat (zrejme kombinace se slabym signalem)
> signal OK
>
> Na to staci RBG LEDka pro kazdy vstup. Pokud je indikovana chyba ma pomoci
> pri opticke kontrole zkratu nebo nepropajeneho spoje. Pokud chyba nadale
> trva, tak nastupuje na radu osciloskop atd. Ruseni nema smysl uvazovat.
>
> Pavel
>
>
>
> On 27.10.2012 19:22, Andrej Jancura wrote:
>>
>> Mozem sa spytat ako identifikujete chybove stavy a pripadne rusenie na
>> vystupoch v 2 a 3? Momentalne riesim nieco podobne, vystup z obvodu,
>> ktory detekuje tri stavy, ok, error a warning. Zatial mam dva
>> alogoritmy, ale s tymi chybovymi stavmi sa dost trapim. Riesim to
>> zatial tak, ze chybnu periodu celu zahodim.
>>
>> Pokial je moznost, isiel by som do FFT, teda riesenie c.1. Mozete
>> okrem toho identifikovat aj vela inych veci, ako len pritomnost
>> signalov. Vzajomny posun a synchronizaciu by som urobil cez interupty.
>>
>> A.
>>
>> 2012/10/27 Pavel_t <pavel_t na centrum.cz>:
>>>
>>> Zdravim,
>>>
>>> navrhl jsme jeden testovaci pripravek a jeste nez ho vyrobim tak
>>> premyslim
>>> jakym algoritmem ma procesor vyhodnocovat vstupni prubehy. Zadani je
>>> nasledujici:
>>>
>>> Jde o 4 synchronni prubehy o frekvenci 50-400Hz vzajemne fazove posunute
>>> se
>>> stridou 1:1. Generuje je testovane zarizeni. Amplituda je promena, meri
>>> se
>>> jestli je v toleranci ale pro casove vyhodnoceni nema vyznam.
>>>
>>> Cilem testovani je zjistit vyrobni vadu, v soucasnem provedeni se
>>> pouzivaji
>>> 2 az 4 kanaly osciloskopu. V testovanem zarizeni bezi testovaci FW.
>>> Testovaci pripravek ma otestovat jestli jsou pritomny vsechny signaly a
>>> jestli nejsou nektere zkratovany. Meri i napeti vstupu. Vystupem jsou jen
>>> LEDky pro kazdy signal. Testuje se vice veci ale toto je jediny na
>>> casovani
>>> zavisly test.
>>>
>>> Nyni je kazdy vstup po uprave priveden jak na ADC tak i na interrupt
>>> procesoru.
>>>
>>> Test nemusi probihat celou dobu a muze merit nekolik period a pak
>>> vyhodnocovat.
>>>
>>> Napadaji me 3 reseni algoritmu:
>>>
>>> 1) nasamplovat z prevodniku vsechny prubehy do pameti a pak je zpracovat,
>>> periferie i pamet procesoru to zvladnou ale pripada mi to zbytecne ale je
>>> jak cas tak napeti v jednom.
>>>
>>> 2) kazdy vstup vygeneruje interrupt a program se podiva v jakem stavu
>>> jsou
>>> ostatni vstupy a po nejake dobe zmeri i napeti. Nepotrebuje to zadny
>>> synchronizacni vstup.
>>>
>>> 3) v prubehu casu se program bude divat na vstupy a vyhodnocovat jejich
>>> vzajemnou polohu a napeti. U tohoto jeste premyslim, jak to
>>> synchronizovat.
>>>
>>> Jak byste toto resili Vy?
>>>
>>> Pavel
>>>
>
> _______________________________________________
> HW-list mailing list  -  sponsored by www.HW.cz
> Hw-list na list.hw.cz
> http://list.hw.cz/mailman/listinfo/hw-list