fázový závěs a čistota výstupního signálu

[balu@home]

stale neviem ake mate poziadavky na kvalitu signalu, ale da sa to 
pohodlne realizovat jednym-dvoma cipmi, vyberte si nieco tu
http://www.analog.com/en/rfif-components/pll-synthesizersvcos/products/index.html#Fractional-N_PLLs

alebo tam rovno pouzite DDS cip, napriklad
http://www.analog.com/static/imported-files/data_sheets/AD9951.pdf
pouzite vasich 10MHz, nasobic x20, generujte povedzme 134 MHz a 
vyfiltrujte si tretiu harmonicku. Tiez jeden cip, podla datasheetu 
spotreba ca. 200mW
Vyhoda tohoto riesenia je ze ma vyrazne nizsi fazovy sum ako PLL a 
stabilitu vasho referencneho oscilatora.

b.



On Oct/8/2011 22:36, Kuba Jan wrote:
> Jasne, chapu, ta nazornost je super....
> Kazdopadne po prostudovani dalsich informaci asi pujdu cestou nasobeni,
> urcite to bude vzdy kvalitnejsi signal, nez z PLL
> Nebo udelam toto:
> http://www.ok2kkw.com/00003016/pll/blokove_schema_syntezy.gif
> V podstate se s tim uz nekdo zabyval. Jen bude vystup 100,75MHz a pak
> jeste x4 ale to uz nebude problem....
> JaKub
>
>