obsluha pameti - VHDL - pokrok + silene ISE

Milan milger na pobox.sk
Čtvrtek Červen 23 08:51:19 CEST 2011


Pokusim sa nacrtnut jeden z moznych problemov, ktory moze byt pricinou 
nefunkcnosti uvedeneho navrhu.

Pokusate sa pracovat s 10ns SRAM, na cyklus citania a zapisu mate 13.9ns 
/72MHz hodiny/

Pokusim sa cyklus WR rozdelit na nasledujuce sekvencie:
Klopne obvody pracuju na hodinach 13.9ns. To normalne znamena ze jednymi 
hodinami vystavite DAT a WR a naslednymi hodinami ukoncite WR t.j zapisete 
/ADR zostava platna z predchadzajuceho RD/.
O0 - max. rozdiel medzi vystavenim DAT a signalu WR od hrany hodin na 
vystupne piny
O1 - max. rozdiel medzi DAT a WR na DPS, pokial pridu na SRAM
O2 - cas potrebny aby data na SRAM boli stabilne pred ukoncenim WR, pre nas 
pripad 5ns za predpokladu ze ADR zostava z predchadzajuceho RD cyklu
O1 mozme zanedbat, O2 je dane ako parameter SRAM 5ns. Problem je vlasne iba 
max. rozdiel medzi "najpomalsimi" datami a signalom WR < (13.9-5) < 8.9ns co 
pre dane CPLD nebude problem.
Este treba dat pozor na to aby data boli stabilne v momente zapisu, ide o 
moment prechodu do 3 stavu pri zapisovej hrane WR /priprava na dalsi RD 
cyklus/ T.j. signal OE by mal byt voci WR na SRAM pomalsi. Vnutorny OEcpld 
az taky problem nebude, zbernica si par ns zachova stav...

WR cyklus by nemal byt problem...



Pokusim sa cyklus RD rozdelit na nasledujuce sekvencie:
Klopne obvody pracuju na hodinach 13.9ns. To normalne znamena ze jednymi 
hodinami vystavite ADR a OE a dalsimi by ste precital data.
O0 - oneskorenie vystavenia ADR a OE od hrany hodin na vystupne piny
O1 - oneskorenie ADR a OE na DPS, pokial pridu na SRAM
O2 - oneskorenie vystavenia dat na SRAM - pre nas 10ns
O3 - oneskorenie dat putujucich na piny CPLD na DPS
O4 - oneskorenie dat z pinov CPLD na vstupne klopne obvody
Pre RD cyklus je celkove oneskorenie ktore treba uvazovat O0+O1+O2+O3+O4
O2 pozname ako parameter SRAM 10ns, O1+O3 bude asi dostatocne male, mozme 
zanedbat a potom O0+O4<(13.9-10)<3.9ns.
To normalne znamena ze mame na vsetky ADR,DAT,OE max. dovolene oneskorenie 
O0+O4<3.9ns co si myslim je pre dane CPLD problem.

Cyklus RD je narocnejsi na dovolene oneskorenia, lebo sa spocitavaju 
/signaly idu oboma smermi/!

Tento problem mozme uz iba "ocurat", mozme:
1/ Posunut momen citania dat synchronne, bohuzial iba o nasobky 13.9ns
2/ Posunut momen citania dat asynchronne, vyuzit oneskorenia alebo inu hranu 
hodin
3/ Vyuzit na moment citania tie iste hodiny na inom vstupe hodin /fazovo 
posunute napr.RC/
4/ Pokusit sa odsuvat riadiace signaly + adresne signaly, co je asi 
najhorsia cesta
Mne sa vidi ako najlepsia moznost 3.



Este jedna veta k FPGA 200MHz
V tomto pripade by som sa ja snazil cele to napisat synchronne na 200MHz a 
to 15nsRD+10nsWR. To riesenie by sa dalo celkom pekne popisat ale to v tomto 
momente nema zmysel...

Este jedna veta k meraniu. Bavime sa o casoch radovo ns, t.j. potrebujeme 
hodne rychly osciloskop. Ale to nam moc nepomoze lebo:
1/ ked prilozime sondu, ovplyvnime meranie, mozno nie vela ale predsa
2/ meriame len stav na zbernici, netusime nic o tom ako dlho idu napr. data 
na vstup klopakov v CPLD.

Este jedna veta k tomu co by som robil dalej
1/ zistil by som ci je problem v RD alebo WR cykle. Napr. tak ze pomaly 
nieco zname /napr. ADRLxorADRH/ zapisem 1krat a potom rychlo citam.
2/ snazil by som sa upravit RD alebo WR alebo oba, este nejake moznosti 
su...




Milan

P.S. No a teraz sa do mna mozte pustit, urcite som nieco nedomyslel...



----- Original Message ----- 
From: <hw na itherm.cz>
To: "HW-news" <hw-list na list.hw.cz>
Sent: Wednesday, June 22, 2011 12:37 AM
Subject: Re: obsluha pameti - VHDL - pokrok + silene ISE


o tom co je uvnitr CPLD mam snade realnou predstavu
rozumim taky proc jak se muze projevit ruzne zpozdeni na ruznych datovych
pinech
predpokladal jsem ale ze tim ze je asynchorni bude to rychlejsi nez signal
ty ridici signaly a tak to nebude mi zasadni vliv, ale mozna to chapu
spatne.
osciloskop me trosku prekvapil, mam Fluke 196C a cekal jsem ze to bude
stihal, ale mozna je problem na strane sondy, napojeni, nebo nevim ceho.

HW design, je to prototyp, prihnuta jina konstrukce kterou jsem delal,
udelal jsem vypocet stylem 80MHz hodiny daji 12,5ns, pamet je 10ns, tak to
snad bude stihat. ...
stejne tak analogova cast bude chtit trosku vylepsit, byl to jen nastrel.

pouzit FPGA se trosku bojim, lidi pisi jak je to super, ale neznam jej ani
trochu, neumim jej pouzit.

takze to spise vidim na 2 ramky nez na obvod co neznam

to co me ale vytaci je ISE, asi mam smulu, ale do aktualne nejsem schopny
udelat ani tu simulaci co jsem daval na web.

verze10.1 kterou jsem dosud pouzival, nechce pustit simulaci, bud spadne,
nebo zustane sedy panel.
verze 13 pusti simulaci, ale neprisel jsem na to jak nastavit rozliseni na
jine nez 1ps, navic projekt zabira misto oproti verzi 10.1 temer cele CPLD
takze misto toho abych prepsal to VHDL valcim se softwarem. asi jsem
nepochopil ovladani, nebo nevim, ale jeste tak jeden vecer a cely xillinx
hodim do kose vcetne ISE a prejdu na alteru nebo cokoliv jineho

Pavel



----- Original Message ----- 
From: "Jan Waclawek" <konfera na efton.sk>
To: "HW-news" <hw-list na list.hw.cz>
Sent: Wednesday, June 22, 2011 12:30 AM
Subject: Re: obsluha pameti - VHDL - pokrok + silene ISE


> pokusim se to nejak udelat, takto mi to ale prislo logicke.

Tu bohuzial nejde o logiku, ale o to, ze nad routovanim ma v tychto
"nastrojoch" clovek malu kontrolu. Ono to, co napisete, ten ISE zredukuje
tak, ako len vie, takze je jedno, kolko "priradeni" napisete, nie je to ani
zamak oneskorenia, je to vlastne stale ten isty signal.

Viete ako vyzera CPLD, ze? Viacmenej je to len niekolko pospajanych GALiek
akousi prepojovacou maticou, no a GALky nie su nic ine ako velka AND/OR
matica so vstupmi priamo z pinov plus spatne vazby, a s vystupmi cez
makrocely v ktorych je klopak a par konfiguracnych obvodov na jeho obidenie,
invertovanie apod.

No a z tej simulacie pre mna vyplyva, ze kym OE a WR su prehnane AND/OR
maticou raz (oneskorene oproti hodinam o 8 ns, co moze byt akoze oneskorenie
vystupneho pinu oproti hodinam do latchu), tie adresy a data kvoli tomu
multiplexovaniu aj druhykrat, aj ked uz nie latchovane (oneskorene o 16ns).
A ten posuv medzi nimi, to je uz pre vyssie frekvencie privela. Ono to
samozrejme nie je presne 8 ns, ta simulacia je len akoze, s konstantnymi
oneskoreniami. Skoda ze tam nemate zobrazene aj tie dva nizsie bity z
citaca. A skoda, ze nemate lepsi osciloskop.

Inak sa da este podebatovat aj o detailoch hardwaroveho navrhu... ;-)

wek
_______________________________________________
HW-list mailing list  -  sponsored by www.HW.cz
Hw-list na list.hw.cz
http://list.hw.cz/mailman/listinfo/hw-list

_______________________________________________
HW-list mailing list  -  sponsored by www.HW.cz
Hw-list na list.hw.cz
http://list.hw.cz/mailman/listinfo/hw-list



Další informace o konferenci Hw-list