obsluha pameti - VHDL - pokrok + silene ISE

[hw na itherm.cz]

o tom co je uvnitr CPLD mam snade realnou predstavu
rozumim taky proc jak se muze projevit ruzne zpozdeni na ruznych datovych 
pinech
predpokladal jsem ale ze tim ze je asynchorni bude to rychlejsi nez signal 
ty ridici signaly a tak to nebude mi zasadni vliv, ale mozna to chapu 
spatne.
osciloskop me trosku prekvapil, mam Fluke 196C a cekal jsem ze to bude 
stihal, ale mozna je problem na strane sondy, napojeni, nebo nevim ceho.

HW design, je to prototyp, prihnuta jina konstrukce kterou jsem delal, 
udelal jsem vypocet stylem 80MHz hodiny daji 12,5ns, pamet je 10ns, tak to 
snad bude stihat. ...
stejne tak analogova cast bude chtit trosku vylepsit, byl to jen nastrel.

pouzit FPGA se trosku bojim, lidi pisi jak je to super, ale neznam jej ani 
trochu, neumim jej pouzit.

takze to spise vidim na 2 ramky nez na obvod co neznam

to co me ale vytaci je ISE, asi mam smulu, ale do aktualne nejsem schopny 
udelat ani tu simulaci co jsem daval na web.

verze10.1 kterou jsem dosud pouzival, nechce pustit simulaci, bud spadne, 
nebo zustane sedy panel.
verze 13 pusti simulaci, ale neprisel jsem na to jak nastavit rozliseni na 
jine nez 1ps, navic projekt zabira misto oproti verzi 10.1 temer cele CPLD
takze misto toho abych prepsal to VHDL valcim se softwarem. asi jsem 
nepochopil ovladani, nebo nevim, ale jeste tak jeden vecer a cely xillinx 
hodim do kose vcetne ISE a prejdu na alteru nebo cokoliv jineho

Pavel



----- Original Message ----- 
From: "Jan Waclawek" <konfera na efton.sk>
To: "HW-news" <hw-list na list.hw.cz>
Sent: Wednesday, June 22, 2011 12:30 AM
Subject: Re: obsluha pameti - VHDL - pokrok + silene ISE


> pokusim se to nejak udelat, takto mi to ale prislo logicke.

Tu bohuzial nejde o logiku, ale o to, ze nad routovanim ma v tychto 
"nastrojoch" clovek malu kontrolu. Ono to, co napisete, ten ISE zredukuje 
tak, ako len vie, takze je jedno, kolko "priradeni" napisete, nie je to ani 
zamak oneskorenia, je to vlastne stale ten isty signal.

Viete ako vyzera CPLD, ze? Viacmenej je to len niekolko pospajanych GALiek 
akousi prepojovacou maticou, no a GALky nie su nic ine ako velka AND/OR 
matica so vstupmi priamo z pinov plus spatne vazby, a s vystupmi cez 
makrocely v ktorych je klopak a par konfiguracnych obvodov na jeho obidenie, 
invertovanie apod.

No a z tej simulacie pre mna vyplyva, ze kym OE a WR su prehnane AND/OR 
maticou raz (oneskorene oproti hodinam o 8 ns, co moze byt akoze oneskorenie 
vystupneho pinu oproti hodinam do latchu), tie adresy a data kvoli tomu 
multiplexovaniu aj druhykrat, aj ked uz nie latchovane (oneskorene o 16ns). 
A ten posuv medzi nimi, to je uz pre vyssie frekvencie privela. Ono to 
samozrejme nie je presne 8 ns, ta simulacia je len akoze, s konstantnymi 
oneskoreniami. Skoda ze tam nemate zobrazene aj tie dva nizsie bity z 
citaca. A skoda, ze nemate lepsi osciloskop.

Inak sa da este podebatovat aj o detailoch hardwaroveho navrhu... ;-)

wek
_______________________________________________
HW-list mailing list  -  sponsored by www.HW.cz
Hw-list na list.hw.cz
http://list.hw.cz/mailman/listinfo/hw-list