obsluha pameti - VHDL - pokrok + silene ISE

Jan Waclawek konfera na efton.sk
Středa Červen 22 00:30:05 CEST 2011


> pokusim se to nejak udelat, takto mi to ale prislo logicke.

Tu bohuzial nejde o logiku, ale o to, ze nad routovanim ma v tychto "nastrojoch" clovek malu kontrolu. Ono to, co napisete, ten ISE zredukuje tak, ako len vie, takze je jedno, kolko "priradeni" napisete, nie je to ani zamak oneskorenia, je to vlastne stale ten isty signal. 

Viete ako vyzera CPLD, ze? Viacmenej je to len niekolko pospajanych GALiek akousi prepojovacou maticou, no a GALky nie su nic ine ako velka AND/OR matica so vstupmi priamo z pinov plus spatne vazby, a s vystupmi cez makrocely v ktorych je klopak a par konfiguracnych obvodov na jeho obidenie, invertovanie apod.

No a z tej simulacie pre mna vyplyva, ze kym OE a WR su prehnane AND/OR maticou raz (oneskorene oproti hodinam o 8 ns, co moze byt akoze oneskorenie vystupneho pinu oproti hodinam do latchu), tie adresy a data kvoli tomu multiplexovaniu aj druhykrat, aj ked uz nie latchovane (oneskorene o 16ns). A ten posuv medzi nimi, to je uz pre vyssie frekvencie privela. Ono to samozrejme nie je presne 8 ns, ta simulacia je len akoze, s konstantnymi oneskoreniami. Skoda ze tam nemate zobrazene aj tie dva nizsie bity z citaca. A skoda, ze nemate lepsi osciloskop.

Inak sa da este podebatovat aj o detailoch hardwaroveho navrhu... ;-)

wek


Další informace o konferenci Hw-list