obsluha pameti - VHDL - pokrok + silene ISE

Úterý Červen 21 22:10:09 CEST 2011

Příčina je v tom, že každá rodina produktů má vlastní syntetizér, map, 
place atd. a ISE je jen jakýsi front-end, které tyto programy spouští a 
zobrazuje jejich výsledky. No protože ISE podporuje kolem 8 různých 
rodin, tak velikost narůstá.

Jinak u té simulace někdy pomůže založit zcela nový projekt a do něj 
nakopírovat a naimportovat staré VHDL soubory.

OH

Dne 21.6.2011 21:45, hw na itherm.cz napsal(a):
> protoze simulace stale nebezi (ani po cleanupu), tak davam novou 
> verzi, treba pujde
> muze mi ale nekdo rict co je v tech 3.8GB instalacce a 9.8GB mista na 
> disku?
> to snad zapisuje nahodna data
>
> uprime receno NECHAPU soft co zabira 10GB a je mi z toho stejne smutno 
> jako z ceske posty ;-)
>
> Pavel
>
> ----- Original Message ----- From: <hw na itherm.cz>
> To: "HW-news" <hw-list na list.hw.cz>
> Sent: Tuesday, June 21, 2011 9:24 PM
> Subject: Re: obsluha pameti - VHDL - pokrok + silene ISE
>
>
> podle me tato cast nemuze byt brzdou systemu (nemam/neumim zjistit jestli
> je)
> ale nepujde moc osidit
> jde totiz o to ze existuje 5 variant kam vede datovka
> - zapis z AD (horni pulka byte)
> - zapis z AD (dolni pulka byte)
> - cteni pro AD
> - cteni pro VGA
> - mazani stranky
>
> navic je asynchroni, kdyby byla synchroni, tak podle me opet nic neziskam
> muzu se podivat do schematu, pripadne kdybych to umel, tak si asi muzu
> zmerit zpozdeni.
> podle me to ale bude trvat priblizne stejne pro vsechny situace, mozna se
> ale pletu
>
> Pavel
>
>
>
> ----- Original Message ----- From: andrej jancura
> To: HW-news
> Sent: Tuesday, June 21, 2011 9:12 PM
> Subject: Re: obsluha pameti - VHDL - pokrok + silene ISE
>
>
> Ahoj,
>
> moc som tie vase vhdl nerozoberal, ale myslim si, ze ked to chcete 
> zrychlit,
> tak by ste mal zjednodusit pasaze: zobrazovani a napojeni pamati ram. Tak
> ako to mate si myslim, ze je to zbytocne zlozite a komplikovane a tym 
> padom
> je vysledna logika pomala.
>
> A.
>
> On Tue, 21 Jun 2011 19:33:57 +0200
> wrote:
>> zdravim vsechny kteri byly ochotni dat par rad.
>> kousek jsem pokrocil a na teto adrese jsou 3 priklady, pro prubeh
>> signalu (vzdy obrazek patri ke zdrojaku se stejnym cislem
>> http://vec_hw.itherm.cz/
>>
>> 01 je puvodni verze, kde je WR generovan jen invertorem z citace
>> 02 je verze kde se se WR generuje z citace a hodin
>> 03 je verze kde se stejnym zpusobem generuje i OE
>> vsechny tri verze funguji pro 640x480
>> pro 800x600 je jen cerny obraz, takze predpokladam ze nestaci delka
>> WR, na osciloskopu neni nic videt (jen neco jako sinusovka :-) )
> &g t;
>>
>> nejak ale umrelo ISE, kdyz chci delat simulaci jako je na obrazku,
>> tak skoncim na prazdne (sede) obrazovce v zalozce Simulation, zavrit
>> se da jen sestrelenim ISE.
>> restart nepomaha, nevi nekdo co s tim?
>>
>>
>> Pavel
>>
>>
>>
>>
>>
>> ----- Original Message ----- From: "Jan Waclawek"
>> To: "HW-news"
>> Sent: Friday, June 17, 2011 10:04 PM
>> Subject: Re: obsluha pameti - VHDL
>>
>>
>>> napr. citanie dat do FPGA /5ns/ co pri cykle SRAM 10ns nemusi byt na
>>> 100MHz
>>> jednoducho realizovatelne, ked zvazime oneskorenia vystupnych
>>> signalov na
>>> riadiace piny SRAM /OE/, vstupne oneskorenia DAT do FPGA...
>>
>> No, zhodou okolnosti, kedze u citania sa data zachytavaju do
>> registra CPLD tou istou hranou hodin ktorou sa zhadzuje /OE (a
>> nahadzuje /W R), oneskorenie /OE a vstupnych dat je vlastne len
>> dobre... ;-)
>>
>>> Je mi jasne ze tato nasa rozprava nijako nepomaha problem riesit,
>>> ale fakt
>>> je ze FPGA dava viacej moznosti.
>>
>> Ja chapem Vasu fascinaciu modernou technikou a faktom je, ze do tych
>> FPGA sa investuje viac a maju aj ozaj zaujimave vlastnosti, napr.
>> zabudovane RAM, PLL, oneskorovacie linky apod. Na druhej strane vsak
>> je otazne, co z toho a akym sposobom sa da v amaterskych podmienkach
>> (citaj: so softom zadarmo a s obmedzenym casom na naucenie sa ovladat
>> ho naozaj tak, aby clovek vedel co robi) vyuzit - to neviem a uprimne
>> povedane ma to ani nezaujima. Na tretej strane to cislo 200MHz alebo
>> nech to uz je kolkokolvek je impozantne, ale je to len cislo z
>> farebneho katalogu ktore s nejakymi skutocnymi parametrami aplikacie
>> ma spolocne len maloco. Na stvrtej strane je tiez otazne, nak olko sa
>> s tymi free nastrojmi daju tie skutocne parametre ovplyvnit... No,
>> proste je toho vela. Tie starucke CPLD su v tomto ohlade o triedu
>> jednoduchsie a poskytuju vyrazne menej priestoru na zasadnejsi omyl.
>>
>>> Jedine co mozem pre dane riesenie s CPLD realne poradit je myslim
>>> tato veta:
>>> Plne synchronny navrh,
>>
>> Nesuhlasim. Ako kazdy zjednodusujuci navod ktory zbavuje povinnosti
>> mysliet, aj toto je dobre len do urcitej miery, a tu je podla mna
>> presne aplikacia co vyzaduje nieco ine, a aj som uz pisal, co
>> (skratit /WR na pol periody hodin).
>>
>>> [treba] dufat...
>>
>> No, a toto tiez nesuhlasim. Naopak, treba kreslit, merat,
>> experimentovat, analyzovat, a najma mysliet, mysliet, mysliet... :-)
>>
>> wek
>> _______________________________________________
>> HW-list mailing list - sponsored by www.HW.cz
>> Hw-lis t na list.hw.cz
>> http://list.hw.cz/mailman/listinfo/hw-list
>> _______________________________________________
>> HW-list mailing list - sponsored by www.HW.cz
>> Hw-list na list.hw.cz
>> http://list.hw.cz/mailman/listinfo/hw-list
>
>
>
>
> _______________________________________________
> HW-list mailing list  -  sponsored by www.HW.cz
> Hw-list na list.hw.cz
> http://list.hw.cz/mailman/listinfo/hw-list
>
> _______________________________________________
> HW-list mailing list  -  sponsored by www.HW.cz
> Hw-list na list.hw.cz
> http://list.hw.cz/mailman/listinfo/hw-list
> _______________________________________________
> HW-list mailing list  -  sponsored by www.HW.cz
> Hw-list na list.hw.cz
> http://list.hw.cz/mailman/listinfo/hw-list
>