obsluha pameti - VHDL

[Jan Waclawek]

> napr. citanie dat do FPGA /5ns/ co pri cykle SRAM 10ns nemusi byt na 100MHz
> jednoducho realizovatelne, ked zvazime oneskorenia vystupnych signalov na
> riadiace piny SRAM /OE/, vstupne oneskorenia DAT do FPGA...

No, zhodou okolnosti, kedze u citania sa data zachytavaju do registra CPLD tou istou hranou hodin ktorou sa zhadzuje /OE (a nahadzuje /WR), oneskorenie /OE a vstupnych dat je vlastne len dobre... ;-)

> Je mi jasne ze tato nasa rozprava nijako nepomaha problem riesit, ale fakt
> je ze FPGA dava viacej moznosti.

Ja chapem Vasu fascinaciu modernou technikou a faktom je, ze do tych FPGA sa investuje viac a maju aj ozaj zaujimave vlastnosti, napr. zabudovane RAM, PLL, oneskorovacie linky apod. Na druhej strane vsak je otazne, co z toho a akym sposobom sa da v amaterskych podmienkach (citaj: so softom zadarmo a s obmedzenym casom na naucenie sa ovladat ho naozaj tak, aby clovek vedel co robi) vyuzit - to neviem a uprimne povedane ma to ani nezaujima. Na tretej strane to cislo 200MHz alebo nech to uz je kolkokolvek je impozantne, ale je to len cislo z farebneho katalogu ktore s nejakymi skutocnymi parametrami aplikacie ma spolocne len maloco. Na stvrtej strane je tiez otazne, nakolko sa s tymi free nastrojmi daju tie skutocne parametre ovplyvnit... No, proste je toho vela. Tie starucke CPLD su v tomto ohlade o triedu jednoduchsie a poskytuju vyrazne menej priestoru na zasadnejsi omyl.  

> Jedine co mozem pre dane riesenie s CPLD realne poradit je myslim tato veta:
> Plne synchronny navrh,

Nesuhlasim. Ako kazdy zjednodusujuci navod ktory zbavuje povinnosti mysliet, aj toto je dobre len do urcitej miery, a tu je podla mna presne aplikacia co vyzaduje nieco ine, a aj som uz pisal, co (skratit /WR na pol periody hodin).

> [treba] dufat...

No, a toto tiez nesuhlasim. Naopak, treba kreslit, merat, experimentovat, analyzovat, a najma mysliet, mysliet, mysliet... :-)

wek