obsluha pameti - VHDL
Jan Waclawek
konfera na efton.sk
Pátek Červen 17 15:20:32 CEST 2011
No, viete, je uplne jedno ze to Vase lacne FPGA dokaze invertovat 200MHz signal s oneskorenim 1ns, ked tu ide o nieco uplne ine.
Kedze ide o plne synchronny navrh, ide o vzajomny rozdiel oneskoreni medzi vystupmi jednotlivych klopakov a vstupmi na pamati, ide teda najma o signal /WR oproti ostatnym. V CPLD su klopaky vo vystupnych makrocelach priamo na pinoch, t.j. medzi nimi rozdiel je nepatrny. V FPGA je to v kazdom inak a ak sa signal preroutuje z klopaku skrz niekolko dalsich blokov len preto lebo sa inak k vystupnemu pinu nedostane, tak na nom vznikne oproti ostatnym signalom mozno aj nie prave zanedbatelne oneskorenie.
wek
----- Original Message ---------------
>---Vsetci sa tu ohanate FPGA a inymi "pokrocilymi" obvodmi ako kuzelnou
>palickou bez toho, aby ste sa pokusili pochopit podstatu problemu. Ta
>spociva nie v celkovej priepustnosti pre dane riesenie - to tu uz viaceri
>vyratali, ze je dostatocna - ale v nespravnom casovani poradi hran signalov.
>A to sa pouzitim FPGA pravdepodobne nevylepsi.
>
>Ako sa to vezme, ono je rozdiel ak nieco dokaze max.100MHz a nieco ine
>/napr. lacne FPGA/ 200MHz. A rovnako je rozdiel ak oneskorenie na pin je
>povedzme 4ns alebo 1ns...
Další informace o konferenci Hw-list