Xilinx FPGA s DDR2

[Petr Tošovský]

Tak je to DDR a user interface radice je klasicka sbernice, tudiz ma polovicni datovy tok. Tak se musi sirka zdvojnasobit aby mel radic co zapisovat pri sestupne hrane. V pameti jsou pokud to dobre vim dve pameti paralelne. Jedna zapisuje na vzestupnou a druha na sestupnou. Takze doopravdy na jedne adrese jsou dve slova. 
Jistotu cteni z pameti bude asi jen pri vyprazdneni FIFO. U lepsich radicu by mela byt cache ktera rozhodne jestli se ma dana adresa cist z pameti nebo data vyda primo protoze jeste nejsou zapsana.

Tosa


Jan Kral <kral na fortech.cz> napsal(a):

>Diky za opdpoved,
>
>zatim jsem ve fazi studia datasheetu a trochu me nebyla jasna
>zalezitost kolem casovani pri zapisu a cteni. Napr. v dokumentu
>http://www.xilinx.com/support/documentation/ip_documentation/ug086.pdf
>obrazek 9-12 na strane 384 ukazuje zapis D1D0, D3D2 s nastavenou jednou
>adresou. Nejdrive me nebylo jasne proc a kdy musim dodat dve slova do
>pameti. Pak jsem si precetl, ze vstupni sbernice je dvojnasobne sirky
>nez jakou sirku ma vlastni pamet. Z toho usuzuji, ze to rozdeleni do
>pameti si udela MIG sam. Pak je otazka dodaneho dalsiho slova D3D2 se
>stejnou adresou. Znamena to, ze na kazde adrese jsou ve skutecnosti
>umistena dve slova? Samozrejme mysleno o sirce vstupni sbernice.
>
>Pak co se tyka cteni - dokud nedostanu odpoved, tak nemuzu do FIFO
>fronty poslat zadna data? Pripadne jestli ano, tak jak poznam, ktera
>data z pameti vlastne ctu?
>
>Diky a s pozdravem JK
>
------------- další část ---------------
HTML příloha byla odstraněna...
URL: <http://list.hw.cz/pipermail/hw-list/attachments/20110728/46841b66/attachment.htm>