Xilinx FPGA s DDR2

[Jan Kral]

Diky za opdpoved,

zatim jsem ve fazi studia datasheetu a trochu me nebyla jasna zalezitost kolem casovani pri zapisu a cteni. Napr. v dokumentu http://www.xilinx.com/support/documentation/ip_documentation/ug086.pdf obrazek 9-12 na strane 384 ukazuje zapis D1D0, D3D2 s nastavenou jednou adresou. Nejdrive me nebylo jasne proc a kdy musim dodat dve slova do pameti. Pak jsem si precetl, ze vstupni sbernice je dvojnasobne sirky nez jakou sirku ma vlastni pamet. Z toho usuzuji, ze to rozdeleni do pameti si udela MIG sam. Pak je otazka dodaneho dalsiho slova D3D2 se stejnou adresou. Znamena to, ze na kazde adrese jsou ve skutecnosti umistena dve slova? Samozrejme mysleno o sirce vstupni sbernice.

Pak co se tyka cteni - dokud nedostanu odpoved, tak nemuzu do FIFO fronty poslat zadna data? Pripadne jestli ano, tak jak poznam, ktera data z pameti vlastne ctu?

Diky a s pozdravem JK

> 
> V tom ze používáte pouze ISE problém rozhodně není. Ovládání toho MIG
> není IMO nijak složité. Nejdříve se počká na inicializaci paměti (200
> us) a pak se pro zápis pošle příkaz, počká se až nastavení "cmd_ack" a
> pak se pošlou v burst data. Pokud přijde žádost o refresh, tak se pošle
> příkaz pro refresh a zase se počká na "refresh_done". Xilinx k MIG
> dodává i demo design, model DDR a další ukázkové soubory - zkuste se
> podívat tam. Nicméně mě přišel pro simulaci vhodnější model paměti od
> Micronu (stejně jako jejich datasheet pro pochopení komunikace s DDR
> pamětí).
> 
> Pokud máte zájem, mohu poslat soubory s "vlnami" do ISImu.
> 
> OH
> 
> Dne 28.7.2011 10:55, Jan Kral napsal(a):
> > Bez Microblaze, vlastni radic vytvaret nechci, ale kdyz jsem se dival
> do user guide k MIG, tak tam mam nejake veci, kterym zatim nerozumim.
> Mam na mysli user intterface toho MIGu. Mozna mam problem taky v tom,
> ze zatim pouzivam pouze ISE.