[OT] Jako knihu - Verilogu (bylo Visual Studio)

[Petr Tošovský]

Z Verilogu jsem si nasel pouze toto
http://www.angelfire.com/in/rajesh52/verilogvhdl.html
od kolegy jsem si procetl dokument "Comparison of VHDL, Verilog and 
SystemVerilog" od Mentoru, kde je zajimava tabulka pro porovnani
(nejaka zkracena verze je zde)
http://www.scribd.com/doc/7304040/Comparison-of-VHDL-Verilog-and-SystemVerilog
a pak jsem si procetl Verilog Golden Reference Guide od Doulose
http://www.doulos.com/content/products/golden_reference_guides.php#Anchor-Th-61209
V soucasne chvili se chci pustit do cteni "FPGA Prototyping by VHDL 
Examples" ale predchozi soubor literatury uz dava znat, ze Verilog asi 
nebude nic co by clovek pouzival s nadsenim.
Zatim me zaujala jen moznost pouzivani eventu pro simulacni ucely. 
Predpokladam ze pro syntezu to bude nesrozumitelne, nezkousel jsem.
SystemC a SystemVerilog jsou pro mne zatim prazdne pojmy casto pouzivane 
ve spojenim se simulaci designu. SystemVerilog ale vychazi ze 
srovnavacich tabulek nadejne.

Tosa


Ondrej wrote:
> Když už jsme u toho - mohl byste doporučit nějakou vhodnou knihu o 
> Verilogu? A co to SystemC / SystemVerilog - je to vůbec použitelné pro 
> syntézu? Nebo alespoň pro simulaci?
>
> OH
>
> PS: Koho zajímá více programování v Javě/C++/C# tak doporučuji knihu 
> "Návrhové vzory", autor Pecinovský. Není to totiž o syntax, ale o tom 
> jak skutečně programovat.
>
> Petr Tošovský napsal(a):
>>
>>
>> Asi to sem nepatri, ale ... pustil jsem se i do uceni Verilogu po tom 
>> co par let pouzivam VHDL a musim rict, ze je to pro me zklamanim. Pro 
>> syntezu to neni az takovy rozdil, ale cekal jsem, ze je to schopnejsi 
>> jazyk, kdyz je tak rozsireny. Strucnost Verilogu kombinovana s 
>> moznostmi VHDL by byl zajimavy pracovni nastroj. Ale pracovat jde v 
>> cemkoliv.
>> Casem zkusim dalsi ze zaklinadel jako SystemC a SystemVerilog (jen 
>> tak pro prehled), snad to bude lepsi.
>>
>> Tosa
>>
>>
>