Re: VHDL - signaly v processu?

[j.Krajinka@seznam.cz]

Cvicne jsem si to hodil do simulatoru s promenou

library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.STD_LOGIC_ARITH.ALL;
use IEEE.STD_LOGIC_UNSIGNED.ALL;

entity Main is
    Port ( Clk : in  STD_LOGIC;
	  rst : in  STD_LOGIC;
	ClkOut : out   STD_LOGIC);	  
end Main;

architecture Behavioral of Main is
shared variable clock_en : std_logic;

begin
	process (Clk, rst)
		begin
			if (rst = '1') then
			clock_en := '0';
			elsif falling_edge(Clk) then
			clock_en := not(clock_en);	
			end if;
			ClkOut <= Clk and clock_en;
	end process ;
end Behavioral;

leze mi z toho
http://www.uloz.to/3149515/out.jpg
jednak nevim proc je ClockOut X , kdyz ma byt 1, ale i tak sedi pouze prvni dva takty, pak to tika po taktu.
Aktualne uz nevim ani jak se jmenuji, tak pro dnesek VHDL odkladam :-)

Jirka



>Kod ktery jste uvedl vygeneruje D klopny obvod ktery bude mit citlivost 
hodinoveho vstupu an sestupnou hranu a svuj vystup Q pripojeny pres 
invertor na D vstup a u toho bude asynchronni reset registru pripojeny 
na resetovaci signal. Na vystupu Dcka pak bude AND kam budou take 
pripojeny hodiny. Fungovat to bude, jen to se tu mluvilo o tom, ze to 
neni synchronni design (clock_out neni po pruchodu ANDem synchronni s 
clock, pravdepodobne bude na clk_out glitch) a asi bude vystup o jeden 
hodinovy takt posunuty od toho co byste ocekaval.