CPLD, FPGA vubec nic o tom nevim

[Petr Tošovský]

To mas jiste pravdu, ze klopaku je malo, ale s sirkou citace roste i 
velikost logiky vypocitavajici nasledujici stav a tam uz muzes narazit 
na limity, ktere CPLD resi stepenim souctu, coz sebou nese zpomaleni 
celeho designu. Presne cislo kdy k tomu zacne dochazet si nedovolim 
odhadnout, ale nezatracoval bych vyhodu minimalni zpetnovazebni logiky 
ani u CPLD. Nehlede na to, ze u LFSR neni mozny prechod ze samych 1 na 
same 0, takze je to pomoc pri navrhu, kdy jsi obvykle omezeny maximalnim 
poctem preklapejicich se IO pinu (spis u FPGA). Problem to neresi, ale 
omezuje pri sekvencnim zapisu, kde se LFSR pouziva.

Tosa


Jan Waclawek wrote:
> No, toto mozno pomoze u FPGA.
>
> Z principu menej ako 32 klopakov na 32-bitovy citac nestaci, a u CPLD su klopaky len v makrocelach, ktorych je malo.
> Da sa sice teoreticky spravit aj klopak z kombinacnej logiky, t.j. z AND/OR matice, ale je to uz take take tahanie z vlasy, je to skor RS klopak z ktorych sa citac spravit neda, a netusim, ci sa taky klopak da dokrcit az na D ci T.
>
> wek
>   
>