Vycitani designu s FPGA

Jan Smrz jan.smrz@honeywell.com
Středa Březen 11 10:43:35 CET 2009


   Bohuzel, pres JTAG lze zpetne precist jen konfiguraci, nikoliv
pozadovane obsahy registru apod. K tomu ucelu se tam vetsinou vklada
dalsi logika prave pro tyto testovaci ucely. Xilinx nabizi tez nastroj
pro takove ladeni pojmenovany ChipScope, neni vsak zadarmo :-(

   Pro ladeni FPGA doporucuji spise dukladnou simulaci.

   J.S.


Galloth wrote:
> Zdravim konferu,
> kdyz se tu ted tolik mluvi o FPGA, tak se tu treba vyskytne nekdo, kdo
> uz resil podobny problem. Mam FPGA a vysynthetizovany design, ktery
> jsem do nej nahral. Nyni je mym ukolem vycist kompletne cely design z
> FPGA zpet do souboru pres JTAG.
>
> Cilem je ziskat informaci o tom, co se v FPGA delo popripade deje v
> dany okamzik, to znamena, precist obsahy jednotlivych registru a
> pameti v  FPGA, ne cracknout design, takze pokud je treba nejake
> upravy pred nahranim designu do FPGA, neni to problem. Moc dekuji za
> pripadne rady.
>
>   




Další informace o konferenci Hw-list