Vycitani designu s FPGA

[Galloth]

Zdravim konferu,
kdyz se tu ted tolik mluvi o FPGA, tak se tu treba vyskytne nekdo, kdo
uz resil podobny problem. Mam FPGA a vysynthetizovany design, ktery
jsem do nej nahral. Nyni je mym ukolem vycist kompletne cely design z
FPGA zpet do souboru pres JTAG.

Cilem je ziskat informaci o tom, co se v FPGA delo popripade deje v
dany okamzik, to znamena, precist obsahy jednotlivych registru a
pameti v  FPGA, ne cracknout design, takze pokud je treba nejake
upravy pred nahranim designu do FPGA, neni to problem. Moc dekuji za
pripadne rady.

-- 
Jan Kastil
galloth@jabbim.cz