CPLD - trochem v tom plavu

[balu@home]

j.Krajinka@seznam.cz wrote:
> Jsem rad, ze jsem hned druhym pozadavkem narazil na to co CPLD neumi :-)
> 
> Dovolim si nekolik dalsich dotazu.
> 
> 1. Rekneme , ze schci realizovat jednoduchy klopny obvod R-S,  popsat zakladni chovani  v VHDL, celkem neni problem, ale jak se resi popis "hazardnich" stavu, at jiz R=1 S=1 ci S=0 R=0 respektive prechod z R=S=0 na R=S=1? Mam nejak zaruceno jake bude casovani tohoto obvodu nebo se to dozvim az po prekladu?

normalne ma niektory vstup prioritu, takze hazardny stav tam nenastane - 
vid typicku implementaciu:

architecture  V1 of SRFF is
begin

process(Clk)
   begin
     if Clk'event and Clk = '1'
       then
         if Set = '1'
           then Q <= '1';
         elsif Clr = '1'
           then Q <= '0';
         end if;
     end if;
   end process;

end;



> 
> 2. Chapu to spravne, ze realizace treba 12 vstupeho nand = spotreba 12 makrocell?   
nie. Kazda makrocela ma na vstupe kombinacny obvod ktory ma niekolko 
vstupov. Musite si pozret konkretne cislo pre konkretne CPLD, ale 
povedzme nech ma 4. Takze jednou makrocelou dokazete realizovat 
lubovolnu logicku funkciu tychto styroch premennych. Ked ich mate 12 tak 
bude rozlozena do viacerych makrociel.


> 
> 3. Jsou nejake appnote pro prevod digitalniho vystupu z CPLD na analog, , myslim pomoci RC nebo jde o neco co se nedoporucuje?
tak ako vsade inde, z CPLD lezu digitalne signaly, v constraint editore 
si vyberiete IO standard a podla toho sa uz zariadite

b.