CPLD - trochem v tom plavu

[Jan Waclawek]

Blahozelam, velmi sikovne. Aj ja som sa nieco nove naucil... ;-)

Tie makrocely ze sa spotrebuju, tomu sa vyhnut z principu neda - kazdy skutocne pouzity vystup, aj ked je len v ramci spatnej vazby, znamena v klasickom CPLD pouzitu makrocelu.

Mam taky nejasny pocit, ze v niektorych PLD - zeby prave v PEELoch? - existovali aj nejake product term-y, ktore sa dali pouzit v spatnej vazbe bez toho aby vosli do makrocely, aj ked primarnym ucelom zrejme bolo nieco ine nez delaye - zrejme moznost nejakeho pred-dekodera. 

wek

----- Original Message ---------------
>tak som sa s tym trochu pohral a podarilo sa mi znasilnit ISE.
>Urobil som dizajn, kde su len tri invertory zapojene do serie.
>
[...]
>Da sa to obist pouzitim vhodnych prepinacov, v tomto pripade som nasiel 
>v helpe "noreduce". Po ich vlozeni tam tie tri invertory uz ostali 
>zachovane, co sa da zistit vo "View Technology Schematic"

[...]

>
>
>Plytvaniu nasvedcuje aj pouzitie troch makrocel, predtym to bola len 
>jedna. Co sa tyka oneskorenia dostavame
>
>Path Trace: vstup to vystup
>Delay Type 	  Delay (ns) Logical Resource
>- 		  0.000 vstup
>tIN 		  1.500 vstup_IBUF
>tLOGI + tPDI 	  1.500 no_reduce_block1/int1
>tF + tLOGI + tPDI 7.500 no_reduce_block1/int2
>tF + tLOGI + tPDI 7.500 vystup
>tOUT 		  2.000 vystup
>
>Zase som sa naucil nieco nove :-))
>b.
>
>