CPLD - trochem v tom plavu

[balu@home]

nikdy som to nerobil, ale myslim ze vhodnymi prepinacmi vo VHDL a 
naslednym manualym ukladanim blokov do makrociel v Plase and Route by sa 
to mohlo dat zrealizovat. Len z cisto experimentalnych dovodov, normalny 
clovek by to nikdy nerobil :-)



Jan Waclawek wrote:
> Trocha odveci, ale spomenul som si na jeden navrhovy soft pr CPLD, ktory sa uplne vymykal vsetkym beznym predstavam na tuto temu, hoci pre mnohych by to bola prijatelny ci dokonca ziaduci model - a to tak, ze sa nesnazil poskytovat akukolvek abstrakciu pre uzivatela, ale priamo umoznoval v grafickej podobe navrhovat skutocne prepoje v CPLD tak, ako fyzicky v obvode su (ba dokonca verim, ze aj to graficke znazornenie zodpovedalo fyzickemu layoutu cipu, aj ked na to dokaz nemam). Bolo to urcene pre CPLD firmy ICT (obvody boli znacene  PEEL, ale vacsina z nich boli "male" PLD PAL/GAL-ovej triedy, vacsie CPLD mali hadam len jedno ci dve) - ta firma vsak neobstala v konkurencii Xilinx/Lattice/AMD a pred par rokmi zanikla.
> 
> wek
>