CPLD - trochem v tom plavu

Milan milger@pobox.sk
Pátek Červen 5 10:52:34 CEST 2009


---- vyuziti rozdilne delky logicke vetve priklad, hodiny, privedene na 
primo,na prvni vstup NAND na druhy vstup ty stejne pres 5ks invertoru, 
posledni invertor na vystupu NANDu a pri 10MHz by z toho mely lezt radove 
4ns pulsy

Toto samozrejme u CPLD ide, akurat zaruka ze to budu prave 4ns a ze po 
kazdom novom natahani budu rovnake je miziva.
Pri navrhu samozrejme netreba zabudat na optimalizacie pri preklade...
CPLD zvlada asynchronne navrhy ale taketo pouzitie rozhodne nedoporucujem.

Milan


----- Original Message ----- 
From: <j.Krajinka@seznam.cz>
To: <hw-list@list.hw.cz>
Sent: Friday, June 05, 2009 9:50 AM
Subject: Re: CPLD - trochem v tom plavu


Jde mi o takove veci jako je:

- vyuziti rozdilne delky logicke vetve priklad, hodiny, privedene na 
primo,na prvni vstup NAND na druhy vstup ty stejne pres 5ks invertoru, 
posledni invertor na vystupu NANDu a pri 10MHz by z toho mely lezt radove 
4ns pulsy
nebo 7474 kde spojime ~Q s Reset pres 2x invertor, to uz na 10MHz fungovat 
nebude, ale na 1MHz na CLK by z toho mely na Q lezt 90ns pulzy atd.
Zkratka veci, ktere lze s klasickymi 7400 realizovat.

Jirka





>Pokud má mít ten nový pulz také frekvenci 10 MHz, tak to chce nějaké PLL 
>nebo "speciální HW", který musí být na čipu. Pokud tam není, tak máte 
>smůlu. Pokud má mít ten nový signál frekvenci 6/10 MHz, tak se použije 
>obyčejný čítač (process).

Add. hodiny - na všech vývojových deskách je externí krystal a do FPGA/CPLD 
lezou rovnou pulzy. Na tohle bych ale mrknul na AP - hodiny jsou v 
hradlových polích celkem magie.

Jak moc můžete zkracovat lze zjisti z časové simulace - jak je tam něco 
červeně, tak jste zkrátil moc :-) (Extrémně laické vysvětlení -v praxi je to 
mnohem složitější).

OH

PS: Osobně se mi velmi líbí tahle kniha o VHDL 
http://measure.feld.cvut.cz/groups/edu/x38aph/pdf/VHDL-Handbook.pdf

j.Krajinka@seznam.cz napsal(a):
> Tak si tu hraji s CPLD rady X95, tedy spise se pokousim to cele pochopit a 
> seznamit se s  VHDL.
> Prolistoval jsem Číslicové systémy a jazyk VHDL, Digital Design - 
> Principles and Practices Third Edition. Spoustu dalsi literatury jako The 
> Designer's Guide to VHDL, Volume 3 jsem jeste ani neotevrel.
>
> Z toho co jsem zatim pochopil dokazal bych snad zmaknout x bitovy citac 
> nebo nejakou logiku, ale tak nejak nechapu jak vubec pristupovat k 
> realizaci treba tohoto:
>
> - mame hodiny (10MHz) lezouci do CPLD a chceme z nich udelat pulsy tj. z 
> signalu s stridou 1:1 udelat treba signal s stridou 1:5.
> Tady vubec nemam predstavu jak se ma postupovat, ani jak napriklad 
> zjistit az jak moc mohu "zkracovat", aby to obvod stihal.
>
> - kdyz je jiz rec o hodinach, pokud nechci pouzivat oscilator , tak mohu 
> pouzit krystal, 7404 a nejaky ten odpor + C. Da se ten invertor v 7404 
> nahradit kusem CPLD, tedy, ze by X,R a C byl primo pripojen k CLPD?
>
> Dekuji
>
> Jirka
>
>
>
_______________________________________________
HW-list mailing list  -  sponsored by www.HW.cz
Hw-list@list.hw.cz
http://list.hw.cz/mailman/listinfo/hw-list





Další informace o konferenci Hw-list