Xilinx Spartan XC3S200 (144)

[Lukáš Grepl]

> Me by prave ale zajimal ten uplně bez hodin. Nevim jestli to v FPGA
> vubec jde, ale myslim, ze by to jit melo, protoze i ty obvody se pak
> daji navrhnout tak, aby nemeli na vystupu zadne hazardy (obcas). Tak
> jsem doufal, ze kdyz uz se tu zacalo mluvit o synchronim a asynchronim
> designu, tak tu bude někdo, kdo s tim asynchronim neco zkousel a ma
> nejake zajimave odkazy. Odkazy na tema zacatky s VHDL mam, ale me jde
> spise o ten asynchroni navrh.

O asynchronním designu v obvodech FPGA jsem vždycky slyšel asi tohle: 
dělají to buď naprostí diletanti (kteří vůbec nevědí co vlastně dělají) 
a nebo opravdoví experti (kteří vědí naprosto přesně co dělají). Ti 
všichni ostatní navrhují logiku v FPGA synchronně.

Ono v CPLD se to dá při dodržení bežných pravidel týkajích se návrhu 
asynchronní logiky bez problémů zvládnout, protože ta vnitřní 
architektura je v principu spojování reálných hradel do větších celků.

U FPGA jsou jedny ze základních části realizujích logiku vyhledávací 
tabulky (LUT). LUT je v podstatě malá RAM typicky se 3-6 vstupy, do 
které se nahraje tabulka příslušné log. fce a tyhle LUT se pak řadí za 
sebe pomocí propojovacích signálů (velmi zjednodušeně řečeno). LUT je 
black-box, do kterého už není vidět a nejsem si jistý, zda a jak se u 
něj dají hazardy ošetřit - patřím do té skupiny návrhářů, která raději 
dělá FPGA designy synchronně (i tam si člověk užije radosti třeba s 
metastabilitami při přechodu mezi různými doménami hodin).

Lukáš Grepl