Xilinx Spartan XC3S200 (144)

[mrkvo@prokon.cz]

Tak uz mam spartana pripojeneho, impact ho detekuje, kdyz jsem si zkusil 
udelat obycejny AND schematkem tym se mi dostalo hlasky
ERROR:Par:332 - The evaluation period for this evaluation software has 
expired. As stated in the guidelines of the
   Evaluation Agreement, which was shipped to you along with the 
Evaluation CDs, this software will no longer operate.
   We are eager to assist you as you conclude your evaluation of the 
Xilinx solution. Your local Field Applications
   Engineer or salesperson is available to answer any questions or to 
assist you in the purchase of an annual software
   license. You may also contact Xilinx directly at eval@xilinx.com
   Thank you for evaluating the Xilinx solution. We appreciate your 
interest in Xilinx and we look forward to earning
   your confidence and your business.

Process "Place & Route" failed

:(

Galloth napsal(a):
> Zdravim,
> myslim, ze jsme se uplne nepochopili. To, co ja jsem myslel pod pojmem
> asynchronni design je design, ktery hodiny nema vubec. Tedy nemuze mit
> ani frekvenci na ktere by pracoval, což je prave jedna s jeho vyhod.
> Mate samozrejme pravdu, ze obcas se pod tento pojem schovavaji i jine
> veci (design s vice hodinami, design s latch, atd..)
> Me by prave ale zajimal ten uplně bez hodin. Nevim jestli to v FPGA
> vubec jde, ale myslim, ze by to jit melo, protoze i ty obvody se pak
> daji navrhnout tak, aby nemeli na vystupu zadne hazardy (obcas). Tak
> jsem doufal, ze kdyz uz se tu zacalo mluvit o synchronim a asynchronim
> designu, tak tu bude někdo, kdo s tim asynchronim neco zkousel a ma
> nejake zajimave odkazy. Odkazy na tema zacatky s VHDL mam, ale me jde
> spise o ten asynchroni navrh.
>
> Honza
>
> Dne 27. únor 2009 20:31 Daniel Valuch <daniel.valuch@orange.fr> napsal(a):
>   
>> ono nastroju je jedno ci syntetizuje synchronny alebo asynchronny
>> dizajn. Vysledok bude vzdy funkcny, otazne je na akej maximalnej
>> frekvencii pobezi :-)
>> Tu potom nastupuju rucne metody v place and route, rozmiestnite si
>> komponenty tak aby vam to najlepsie vyhovovalo a potom sa uz len modlite :-)
>>
>>
>> Galloth wrote:
>>     
>>> Nejprve dekuji za pekny a zajimavy odkaz, ale pri psani dotazu jsem
>>> mel na mysli opravdu knihu o asynchronim designu v FPGA (tedy design
>>> bez hodin). Knihu jsem proletel jen zbezne, ale zda se mi, ze se jedna
>>> uvod do VHDL a Xilix FPGA a navrh klasickych synchronich designu.
>>>
>>> Honza
>>>
>>> PS: Nejsem si jist, jestli vubec nastroje pro syntezu do FPGA
>>> asynchroni design nejakym rozumnym zpusobem podporuji. Jen jsem o nem
>>> nedavno sehnal peknou knizku (bohuzel jen teopreticky, zadne
>>> syntetisovatelne priklady) a tak me zajimalo, jestli s nim nekdo tady
>>> nema zkusenosti.
>>>
>>>       
>> _______________________________________________
>> HW-list mailing list  -  sponsored by www.HW.cz
>> Hw-list@list.hw.cz
>> http://list.hw.cz/mailman/listinfo/hw-list
>>
>>     
>
>
>
>