Xilinx Spartan XC3S200 (144)

[milger]

Dovolim si oponovat.
To co popisujete su obecne rozdiely medzi synchro a asynchro navrhom, u synchro. zavisle od rychlosti pouzitych hodin. 
To co som spominal ja, je priklad ktory nebude fungovat na FPGA prave koli rozdielomm v technologickom implementovani kombinacnej logiky. A prave vysledok moze na CPLD fungovat a na FPGA nie. A vobec to nie je vec max. frekvencie alebo pouziteho nastroja.
Jednoducho preto, ze pri zmene stavu komb. logiky vznikaju u FPGA zakmity, ktore hodinovy vstup nasledujuceho klopaku normalne akceptuje.
A este jedna poznamka. 
Nastroje sa brania asynchronnemu navrhu svojim sposobom - vypisuju varovania


Milan




2009/2/27, Daniel Valuch <daniel.valuch@orange.fr>:
ono nastroju je jedno ci syntetizuje synchronny alebo asynchronny
dizajn. Vysledok bude vzdy funkcny, otazne je na akej maximalnej
frekvencii pobezi :-)
Tu potom nastupuju rucne metody v place and route, rozmiestnite si
komponenty tak aby vam to najlepsie vyhovovalo a potom sa uz len modlite :-)


Galloth wrote:
> Nejprve dekuji za pekny a zajimavy odkaz, ale pri psani dotazu jsem
> mel na mysli opravdu knihu o asynchronim designu v FPGA (tedy design
> bez hodin). Knihu jsem proletel jen zbezne, ale zda se mi, ze se jedna
> uvod do VHDL a Xilix FPGA a navrh klasickych synchronich designu.
>
> Honza
>
> PS: Nejsem si jist, jestli vubec nastroje pro syntezu do FPGA
> asynchroni design nejakym rozumnym zpusobem podporuji. Jen jsem o nem
> nedavno sehnal peknou knizku (bohuzel jen teopreticky, zadne
> syntetisovatelne priklady) a tak me zajimalo, jestli s nim nekdo tady
> nema zkusenosti.
>

_______________________________________________
HW-list mailing list  -  sponsored by www.HW.cz
Hw-list@list.hw.cz
http://list.hw.cz/mailman/listinfo/hw-list