vhdl: or vsech signalu

[dejfson]

odpovim si sam. Mozna existuje lepsi reseni, ale ja jsem nasel tohle:


  process (LEDCnt) is
    variable orgate : std_logic_vector(LEDCnt'length-1 downto 0);
  begin  -- process
    for I in 1 to LEDCnt'length-1 loop
      orgate(I) :=  orgate(I-1) or LEDCnt(I);
    end loop;  -- I
    CntEnable <= orgate(LEDCnt'length-1);
  end process;



v praxi to vygeneruje sadu OR hradel ktere vzdycky berou <vstupni signal> or
<vysledek predchoziho oru>. Vytvori to kaskadu OR
hradel, ktere se ovsem v RTL projevi jako jedno OR hradlo s mnoha vstupy.

mozna zna nekdo jeste elegantnejsi reseni.

d.
------------- další část ---------------
HTML příloha byla odstraněna...
URL: http://list.hw.cz/pipermail/hw-list/attachments/20071019/db068285/attachment-0002.htm