navrh logiky v CPLD - rada

Jiri Bezstarosti jiri@bezstarosti.cz
Sobota Červenec 21 15:08:54 CEST 2007


BTW, nesmite si myslet, ze kdyz je u techto CPLD oznaceni -10, jako 
10ns, ze vsechno co do toho date, bude schopno behat taktovane 100MHz. 
Tak tomu neni ;).

--
Jiri Bezstarosti
siliconbrain

Va Sm napsal(a):

>Dobry den,
>do meho zapojeni se hodilo CPLD, sahnul jsem tedy po XC9572 -10. Stahnul jsem si ISE 9.1, protože moc neumim vhdl, vytvoril jsem navrh obvodu v podobe logickeho schemtu. Jedna se pro zacátek o jednoduchy 8b převodnik sipo + latch registr (tedy soustava 16 D KO, se tremi vstupy – clock, data, strobe a 8 vystupy). Vstupy jsou pripojeny ke stavajici desce, z niz se berou signaly. 
>     Pokud je vstupni signal hodin  pomalejsi nez asi 70MHz, vse funguje. Problem nastava v okamziku, kdy clk jede na pozadovanych 100MHz. CPLD zacne na vystupu chybovat. Proto se chci zeptat, je mozne se tomu nejak vyhnout – jak upravit navrh? Jsou nejaka doporuceni pri navrhu logiky v takovychto frekvencich  - vhodne zpozdeni signalu,kterych ? Odhali tyto chyby simulace – zatím se mi ji ale nepodarilo spustit .  Nemuze byt chyba zpusebana tim, ze pouzivam 5V cpld, ale vstupni signaly jsou 3,3V? 
>
>dekuji za odpoved
>V. Smidl
>_______________________________________________
>HW-list mailing list  -  sponsored by www.HW.cz
>Hw-list@list.hw.cz
>http://list.hw.cz/mailman/listinfo/hw-list
>  
>
>------------------------------------------------------------------------
>
>No virus found in this incoming message.
>Checked by AVG Free Edition. 
>Version: 7.5.476 / Virus Database: 269.10.11/909 - Release Date: 20.7.2007 16:39
>  
>




Další informace o konferenci Hw-list